2019-2010-1学期20192407「サイバースペースのセキュリティ専門家の紹介、」学習のまとめの第2週

教訓：
第4章：
自己学習第四章では、私が学んだ：
1、扉：機器は、出力信号を生成するために、1つ以上の入力信号を受信し、電気信号の基本的な動作を実行します。
図2に示すように、回路：ゲートの組み合わせは、指定された論理機能を実現するために、相互接続されています。
図3は、2つのブール値の論理関数は、数学的表記を表します。
図4に示すように、論理図：回路のグラフィカル表現は、各ドアは、特殊記号の独自の型を持ちます。
5、真理値表：表にはデを関連付けられているすべての可能な入力値と出力値を示しています。
6、タイプのドア：非（NOT）ゲート、AND（AND）ゲート、または（OR）ゲート、排他的論理和（XOR）ゲート、NAND（ナンド）ゲート、NOR（NOR）ゲート。
図7は、NANDゲート：入力値を受信NOTゲートは、出力値は、独自の逆の出力値を生成します。
図8に示すように、ドア：入力信号の2つの入力信号の値には、ゲートは、2つの出力信号を受信するかを判断します。二つの入力値は、1である1とゴールキーパーを生成する場合。
9、及びORゲートのXORゲート：二つの出力値が、2つの入力信号が1である場合、ORゲートの出力信号が1であり、排他的ORゲートの出力信号がゼロです。唯一の入力値が生成する排他的ORゲートとORゲート、1であれば、二つの入力値は、1、又はゴールキーパーを生成しています。
10、NANDとNORゲートは：逆のドアと2つの出力値を受け入れ、ORゲート、逆の結果が生成されました。
図11に示すように、ドアの構成：トランジスタ：ソース、ベース及びエミッタ：抵抗ワイヤまたはデバイスは、三つの端子を有する、入力信号を、その機能のレベルによって決定されます。
2.半導体：良い導体や絶縁体材料でもありません。
12は、組み合わせ回路：ゲートの他の入力としてゲートの出力は、ドアが回路に組み合わせることができます。唯一の入力回路の出力によって決定されます。
図13に示すように、等価回路：入力値の各組み合わせに対応する2つの同一の出力回路は、特許請求の範囲に記載されています。
14、加算器：バイナリ値の加算演算を行う回路。
図15は、半加算器：回路は、2つの桁、右を計算し、キャリーを生成します。
16、全加算器：2ビットとコンピューティング、考慮回路のキャリー入力を取ります。
17、マルチプレクサ：いくつかの入力制御回路を用いて、入力データ線の信号の送信判定信号を出力します。
18、ICは：チップは、複数のゲートのシリコンウェーハに埋め込まれているとしても知られています。
学習プロセスの第四章では、
問題が発生しました：最初の二つはもっと奇妙な学習に関しては、この章では、それがより困難を覚えています。
第五章は：
自己学習章Vを通じ、私が学んだ：
データの一貫性と運用データ・ロジック：1、ストアドプロシージャを。
図2に示すように、ノイマン型：メモリ部は、データおよび命令を格納します。2.算術論理ユニットは、データに対して算術演算および論理演算を実行します。3.コンピュータの入力部へ外部からのデータの転送。4.結果は、出力部の内部に外部の世界にコンピュータから転送されます。5.他の構成要素は、制御ユニットの性能に関与していることを確実にするために、ステージディレクターとして働きます。
図3は、メモリ：異なるマシンのアドレス指定異なるため、メモリセルの集合、各メモリセルは、固有の物理アドレス、ここでは公知の手段ではなく、バイトまたはワードを持っています。
図4は、対処することができる：メモリ内のビットの数は、各アドレス指定可能な記憶場所をアドレス指定します。
5、算術論理ユニット：コンピュータは、算術および論理演算を実行するための手段。
6、登録中間値または特別なデータを記憶するためのCPUメモリの小さな領域を。
図7に示すように、入力部は、メモリデバイスのデータに格納されて受け入れました。
8、出力装置は、メモリにデータを格納するための装置は、表示または印刷、あるいは永続的なコピー内のメモリまたは他のデバイス内に形成された情報です。
図9に示すように、制御ユニット：それによって命令の計算部材シーケンスを実行する、他のコンポーネントの動作を制御します。
10、命令レジスタ：現在実行中の命令レジスタを格納します。
11、プログラムカウンタ：記憶されて実行されるべき次の命令のアドレスを登録します。
12、中央処理装置：算術論理ユニットと制御ユニットとの組み合わせは、コンピュータは、命令を解釈し実行する脳です。
13、バス幅：バス上で並列に送信されるビットの数。
14、キャッシュ：頻繁に使用されるデータを格納するための小さな高速メモリ。
15、パイプライン：小さなステップ命令は重複し得る技術的実行に分解されます。
16、マザーボード：パソコンの主回路基板。
17、読み-サイクルを実行します。次の命令を読み込みます。2.命令を解読します。3.必要に応じて、データを取得します。4.命令を実行します。
18、RAM：ランダムアクセスメモリ。ROM：読み取り専用メモリ。
19、トラック：同心ディスク表面。セクター：トラックのエリア。ブロック：部門に格納されている情報。
20は、求めて：頭は、使用済み指定されたトラック時間に配置されています。待機時間：配置されているヘッド下の指定されたセクタに時間がかかります。アクセス時間：データのブロックを読み取り開始前に費やした時間は、すなわちシーク時間と時間を待って。転送速度：メモリにディスクからのデータ転送レート。シリンダー：ディスク表面の全ての同心トラックのコレクション。
21、フラッシュメモリ：不揮発性コンピュータメモリ、消去可能なプログラマブル。
22、タッチスクリーン：タイムリーな入力は、出力装置です。
22、並列計算の4つの一般的な形式：ビットレベル、命令レベル、タスクレベル、データレベル。
23は、同期マルチプロセッサの複数の同一のプログラム・データ・セットに適用されます。
24、共有メモリプロセッサ：複数のプロセッサは、全体的な状況のメモリを共有します。
学習プロセスの第五章では、
問題が発生しました：第V章の知識がよりごちゃ混ぜ、メモリがより困難です。