どのようなコミュニティの章からこの章の抜粋の後に行うには、本の第1章の「UVMの戦闘」、セクション1.2 UVM、著者張強を学ぶために、より多くの章がYunqiコミュニティ「コミュニティの章」いいえパブリックビューにアクセスすることができます
UVM 1.2を学習した後に何をしますか
1.2.1検証エンジニア
本から学ぶことができる検証エンジニアは以下の通りです：
どのようにシーケンスメカニズム、工場メカニズム、コールバックメカニズム、モデル・レジスタ（モデルを登録する）を使用し、方法など、UVMの検証プラットフォームを設定します。検証のいくつかの基本的な知識は、各章の中で散乱されます。UVMの高度な機能には、どのようにシーケンスの柔軟性メカニズム、工場出荷時のメカニズムを使用します。
どのように確保するためにコードを書くために再利用。再利用性は、いくつかの単語を言及し、それは多くのレベルが含まれている最大のIC産業の一つです。同じ会社のために、個人の場合は、次のプロジェクトは、まだ、まだ、システム・レベルを使用することができ、サブシステム・レベルのコードを確保する方法を、他の人が再利用できる何かを書くために自分自身を確保する方法を、使用することができます書くことが、このプロジェクトでは、独自のコードを確保するためにどのように、製品の次の世代を確保するために、どのようにコード検証プロセスにおける製品の以前の世代の利用を最大化します。
同じことが最も合理的であるトレードオフの下で、さまざまな方法の間で賛否両論何ですか、それぞれ、実装の様々なています。
いくつかの残りの問題OVMの使用。私たちは、大半が読むためにプラットフォームを設計UVMの検証を使用すると、この本は特に適していると言うことができます。最も基本的なものを確認するために、人材の採用におけるIC会社の現在の数は、本と読者が会社のUVMの大半の要件を満たすことができた例の熟練した使用を完了した後、UVMを理解することです。
1.2.2設計エンジニア
IC設計の分野では、よく知られた言葉があるある「にかかわらず、家庭の、検証および設計」。でも、いくつかのIC会社で、現在、同じ個々のケースパートタイムの設計者や検証担当者が残っています。様々な角度から検証し、デザインだけで、同じことを行います。検証エンジニアは、早い段階で参加するプロジェクトでから、デザインのいくつかのより多くの知識を学ぶ必要がありますが、「ただ唯一のプラットフォームを取るテストケースを構築、デバッグがデザイナーのアイデアに引き渡されていません。また、設計エンジニアはまた、検証の少しの知識を習得する必要があります。設計エンジニアの検証を理解していない1時は、良い設計エンジニアではありません。アカウントにデザイナーをとることは本の中で、SystemVerilogの任意の根拠を持っていない可能性があり、付録AでのSystemVerilogの使用に専念します。設計者は、より良い本を理解するために、この本を読む前に、付録Aを学ぶことができます。また、最大の違いは、我々は第2章の例を学ぶたら、本書およびその他は、この本は、UVMの例で構築された、完全なデザイナーを提供することで始まるということです、そして、それは何と組み合わせた独自の検証環境です、あなたは簡単なテストケースを作成することができます。そして、他の本は、一冊の本が同じ目的を達成するためにしばしば必要であるお読みください。