デジタルIC設計研究ノート
低電力設計1
1. 目的
2. 功耗的分析
2.1 功耗的类型
2.2 按结构分类
2.3 翻转率的计算
3. 低功耗设计方法
3.1 系统与架构级低功耗设计方法
3.2 RTL级低功耗设计方法
3.3 门级电路低功耗设计方法
3.4 物理级低功耗设计方法
1。目的
- （1）携帯機器の需要
- （2）信頼性とパフォーマンスの要件。
消費電力が高いほど、熱とノイズが多くなり、デバイスの通常の動作に影響を与え、デバイスのパフォーマンスが低下します。 - （3）コスト
消費電力が大きいほど熱が高くなり、パッケージングが遅くなると放熱装置が増え、コストが高くなります。
2.消費電力の分析
-
2.1消費電力の種類
1）動的消費電力
（1）スイッチング消費電力（フリップ消費電力、メイン）
負荷コンデンサの充放電による消費電力。
VDD：電源電圧
Cload：負荷容量
Tr ：スイッチングレート= 2f（立ち上がりエッジ、立ち下がりエッジ）
平均消費電力：
（2）短絡電力（内部消費電力）
PMOS、NMOS、同時導通時、VDDとVSS時間と消費電力の間に形成される短絡電流。主に状態とパスに関連します。つまり、状態に依存します
。VDD：電源電圧
Qx：フリップでの電源からグランドへの電荷量
Tr：フリップレート= 2f（立ち上がりエッジ、立ち下がりエッジ）
まとめ：動的消費電力は主に電源電圧に関係し、反転率は負荷容量に関係します。
2）静的消費電力
漏れ電流による消費電力は、主にプロセスと状態に関係しており、入力状態によって消費電力が異なります。
リーク電流の構成：
（1）.PN接合逆電流
（2）。ソースとドレイン間のサブスレッショルド電流（サブスレッショルド電流）：ゲート電圧がターンオンスレッショルド電圧よりも低い、その結果、ドレインからFETのソースへのリーク電流が発生します。トランジスタが狭いほど、リーク電流は大きくなります。
（3）ゲートとドレイン間のゲート誘起ドレインリーク
（4）ゲートと基板間のトンネル電流（ゲートトンネリング）：ゲートに信号を追加し、ゲートと基板の間に静電容量を生成してから、電流、消費電力があります。これは、ウルトラナノプロセス後の主要な電流源の1つです。
3）サージ消費電力
突入電流による消費電力は一般的に関係ありません。
突入電流：デバイスの電源がオンになったとき、または起動したときにデバイスが流れる最大電流。 -
2.2構造による分類
（1）クロックツリーの消費電力
（2）プロセッサの消費電力
（3）メモリの消費電力
（4）その他のロジックおよびIPの消費電力
（5）入力および出力PADの消費電力
-
2.3トグルレート計算（トグルレート）の
概念：単位時間、信号フリップの数。
Tr = 4回/ 80us = 50000 Hz
注：EDAツールのreport_lib slow -powerコマンドを使用して、ライブラリ内の消費電力情報を一覧表示します。
3.低電力設計法
-
3.1システムおよびアーキテクチャレベルの低電力設計方法
システムおよびアーキテクチャレベルの低電力設計は、消費電力の70％以上を節約できます。
方法：
①マルチ電圧設計技術（マルチVDD）
（a）各電圧領域には固定電圧（固定）があります
（b）各電圧領域には固定複数電圧があり、ソフトウェアがどちら（アクティブ）を決定します
（c）アダプティブ方法、各電圧ドメインは可変であり、ソフトウェアはどちらを決定します（動的）
②ソフトウェアとハードウェアの共同設計
DVFSテクノロジー：動的電圧周波数調整、動的電圧動的周波数スケーリング：異なるモジュールの電圧と周波数をシステムの最小要件を満たし、システム内のさまざまなモジュールの消費電力を削減します。
③システムクロックの分配
システムを異なる動作モジュールに設定し、クロック制御モジュールを追加します。異なる動作モードで、異なる動作周波数のクロックを選択し、未使用のモジュールを閉じます。
④アルゴリズムとIP選択
アルゴリズム：線形システムよりも対数システムの方が優れています
。IP：同じ機能を実現し、消費電力が大きくなります
。⑤その他の
方法：
非同期設計：グローバルクロックが不要で、ハンドシェイク信号を使用して消費電力を削減します。 。
キャッシュ：キャッシュシステムに基づいて、消費電力を削減します（DSPのFFTアルゴリズム、メモリとプロセッサ間にキャッシュを追加するなど）
DFT：テスト容易性のための設計で消費電力を削減し、メモリの消費電力を削減します -
3.2 RTLレベルの低電力設計手法
①並列およびパイプラインの選択
並列：システムクロック周波数を下げ、消費電力を削減します。
パイプライン：長いコンビナトリアルロジックパスにMレベルのパイプラインを挿入すると、パス長は1 / Mになります。放電容量はC / Mになります。システムクロック周波数が変わらない場合は、より低い駆動電圧を使用して全体の消費電力を削減できます。
②リソース共有と状態コーディング
同じ操作が複数の場所で発生する場合、リソース共有を使用して繰り返しを回避し、消費電力を削減できます。
データコーディングは、動的消費電力を削減できる低回転率の状態コーディングを採用しています。（バイナリコードではなくグレイコード）
③演算子の分離
ある期間、データ出力が役に立たない場合、入力を固定値に変更してデータパスが反転しないようにし、消費電力を削減できます。
注：面積の増加DFTに影響します
④ゲートクロック
クロックツリーは多数のバッファとインバータで構成されており、クロック信号は設計で最もレートが高く、クロックツリーの消費電力は設計全体の40％にもなる可能性があります。消費電力ゲートクロック回路を追加クロックツリーの反転を減らし、消費電力を削減します。同時に、レジスタクロックピンの反転が減少するため、レジスタの内部消費電力も削減されます。通常、消費電力の20％〜60％を節約できます。 -
3.3ゲートレベル回路の低電力設計法の
概念：ゲートレベルのネットリストマッピングの完了から開始して、設計は設計ルールとタイミングを満たすように最適化されます。
最適化された消費電力タイプ：設計総消費電力、静的消費電力、動的消費電力
方法： -
①静電気電力の最適化
マルチスレッショルド電圧設計：
サイズ（↑）、デバイス供給電圧（↑）、スレッショルド電圧Vt（↑）、リーク電力（↓）、ゲート遅延（↑）、速度（↓）。
サイズ（↓）、デバイス供給電圧（↓）、しきい値電圧Vt（↓）、リーク消費電力（↑）、ゲート遅延（↓）、速度（↑）。
– >>クリティカルパスで低しきい値電圧（Lvt）のセルを使用し、非クリティカルパスで高しきい値電圧（Hvt）のセルを使用–>消費電力を削減 -
②EDAに基づく動的消費電力の最適化
回路のスイッチング動作を提供する必要があり、ツールは各ノードのターンオーバー率に応じて回路全体の消費電力を最適化します。
compile / physoptコマンドを使用して、タイミングと動的消費電力を同時に最適化します。 -
③パワーゲーティング
チップ内の特定のモジュールが一定時間動作せず、電源をオフにできる（MTcmosスイッチを使用して電源をオフにでき、バックエンドツールがレイアウト中にMTCMOSを追加する） ）、モジュールがスリープ状態の場合、消費電力は非常に低くなります。ウェイクアップ時には、電源をオフにする前に状態を維持し、保持レジスタを使用して状態を記憶する必要があります。 -
3.4物理レベルの低電力設計方法
（1）回転率の高いノードは、可能な限り低容量の金属層として配線する必要があります。
（2）回転率の高いノードは、できるだけ短くする必要があります。
（3）高負荷のノードとバスは、低容量の金属層を使用します。
（4）特に幅の広いデバイスは、ドレイン容量を減らすために特別なレイアウトで設計できます。
（5）無制限のツールの中には、消費電力をターゲットとしてクロックツリーを生成できるものがあります。
—コンテンツの一部は他のブログからの学習から来ています。ありがとう^^
https://www.cnblogs.com/IClearner/p/6923585.html
【注意】：個人学習メモ、間違いがありましたら、お気軽に教えてください、丁寧です~~~