1, marcador (marcador)
Marcador utiliza para predecir la respuesta dinámica del diseño, se aplica a la excitación aplicada al DUT mientras el marcador, la función de conversión marcador convierte todos la entrada de excitación en la forma final de la respuesta y almacenados en una estructura de datos, para la entrega a cheque , un marcador también registrar el número de asuntos y estadísticas, registros a cabo en todas las transacciones, el número de éxito o fracaso de la operación, si una transacción no está y así sucesivamente.
2, el escenario (Escenario)
Escenario (Escenario), se utiliza principalmente para generar la secuencia aleatoria transacción que tiene una cierta relación.
3, la clase base, los más comúnmente utilizados tienen generalmente los nueve clase básica siguiente:
vmm_env, vmm_xactor, vmm_channel, vmm_data, vmm_log, vmm_atomic_gen,
vmm_scenario_gen, vmm_notify, vmm_test.
metodología de verificación VMM, constituido principalmente por una serie de clases base metodología de verificación contexto de autenticación, en el que varias clases básicas deben dominar como sigue:
vmm_data: clase básica muy importante, una gran cantidad de otras clases se extendió y amplió su entrada;
vmm_xactor: clase muy básica en móvil, las aplicaciones son muchas, muchas otras clases de base se determina por su extendida y se extendía desde.
vmm_data y el enfoque de aprendizaje vmm_xactor metodología de verificación VMM también es difícil, es importante entender a fondo.
metodología de verificación VMM para mejorar la productividad del proyecto a través de cuatro mecanismos diferentes. Estos cuatro mecanismos que hacer es: la afirmación, la abstracción, la automatización y la reutilización.
En esta sección encontrará la explicación de las clases base de VMM y la arquitectura del banco de pruebas basado VMM.
vmm clases básicas:
Índice:
- VMM ingrese: Ejemplo de mensaje de registro de VMM, macros, la gravedad y el método
- VMM: Clase de datos VMM se utiliza para transacciones modelo, paquete o artículo
- VMM canal: Canal de Vmm es un inferface para conectar los generadores y transactores para pasar el objeto de transacción
- VMM xactor: Todos los componentes que se ejecutan como realiza la transacción, generador, monitor, etc, son deriverd marcador de la clase xactor
- VMM notificar: VMM notificar clase base
- VMM Atómica Gen: VMM generador atómico se utiliza para generar la transacción al azar
- VMM env: entornos VERIFICACIÓN debe extened de la clase vmm_env
- VMM devoluciones de llamada: Las devoluciones de llamada se usan para cambiar el comportamiento de un componente de verificación sin cambiar realmente la compoent
vcs utilizan comandos comunes detalladas
+ v2k
Habilita las características del lenguaje en la norma IEEE 1364-2001.
éxito报告成功匹配
Permite informar de los resultados coincidentes, y los éxitos en
las declaraciones de la cubierta, además de los fallos. El valor por defecto es informar
sólo fracasos.
filtrar过滤掉空成功.
Bloques de informes de éxitos implicación triviales. Estos ocurren
cuando un constructo implicación registra un éxito sólo porque
la parte de condición previa (antecedente) es falsa (y por lo que la
porción consiguiente no está marcada). Con esta opción, la presentación de informes
sólo muestra éxitos en la que toda la expresión de los partidos.
Filtro + -assert éxito经常两者结合起来用.注意用时在filtro + éxito前加上-assert
maxsuccess = N
Limita el número total de éxitos reportados a N. Debe
proveer N, de lo contrario hay límite es conjunto. VCS sigue supervisando
afirmaciones incluso después de que se alcance el límite.
-assert maxsuccess = 3
-l nombre de archivo del archivo de registro文件名
Especifica un archivo en el VCS registra mensajes de compilación. Si se
introduce también la opción -R o -RI, VCS registra los mensajes, tanto de
compilación y simulación en el mismo archivo.
-assert enable_diag
permite además el control de la información de resultados con las opciones de tiempo de ejecución
-sverilog
permite el uso de código de SystemVerilog.
-cm afirman
Compila para la cobertura de las afirmaciones SystemVerilog. -cm no es una
nueva opción en tiempo de compilación, pero el argumento afirman es nueva. Esta
opción y el argumento también deben introducirse durante la ejecución.
vcs * * .v .SVA -sverilog \
+ \ definir + enable_blk_assertions
DEFINE tb_sva + + \
+ + slv_fc DEFINE \
+ + slv_doc DEFINE \
-PP -assert enable_diag -CM Assert \
-l compile.log
SIMV -assert -l run.log en el filtro. 3 + = Éxito -assert maxsuccess
modelo de la VCS Verilog la simulación consta de dos pasos:
1. compilación verilog archivo se convierte en un archivo binario ejecutable comando es:
. {} 1 gt; SOURCE_FILES VCS
2. ejecute el archivo ejecutable
{1} gt; ./simv
similar a la NC, es también un solo comando las líneas son:
{} 1 gt; R & lt VCS SOURCE_FILES.
-R & lt comando expresado se ejecuta inmediatamente después de la compilación.
-CM línea | cond | FSM | TGL | OBC | ruta de cobertura de manera fija
algunas opciones más son la compilación significativa:
. 1 . libs SI RVM se utilizan en clase en el código OV, la esto es necesario:
RVM -ntb_opts
2. las clases de VMM, vmm_ macros se pueden utilizar en SV, y rvm_ macros
Bandera automáticamente inadecuado Pena Contenido del paquete de OV están en vmm_ Core Sentencias IF para
el Este también es añadido
-ntb_opts interoperabilidad -ntb_opts RVM
-LCA
que VCS es un parámetro que indica el uso de VCS "límite de usuarios el uso de" la función, es decir, VCS proporciona algunas funciones que no han totalmente probado todavía en libertad; si desea utilizar estas funciones se sumaría -lca parámetros.
+ INCDIR + Directorio
Especifica en el directorio o directorios que los registros de control de versiones para el incluir
archivos usados en al El `la directiva include del compilador. Más Dentro Un último
directorio puede ser especificado, separados por +.
+ Plusarg_save
s Algunos opciones de ejecución del debe ir precedida por al El + plusarg_save
la Opción por los VCS ellos en el ejecutable en la compilación a. por Puede
el Especificar el este de la opción en encendido la línea de comandos o en el VCS en el archivo
especificado con la opción en la parte -f o -F.
También puede introducir las siguientes opciones de tiempo de ejecución en el comando VCS
línea o en el archivo que especifique con la opción -f o -F tiempo de compilación,
de manera que VCS las compila en la SIMV ejecutable, pero debe
preceder con el signo + opción en tiempo de compilación plusarg_save:
+ CFGFILE + override_model_delays
+ VCS + dumpoff + VCS + dumpon
+ VCS + dumpvarsoff + VCS + grwavesoff
+ VCS + ignorestop + VCS + obtener + pli
+ VCS + DIPP + noalias + VCS + nostdout
+ VCS + parada + vera_load
+ + vera_mload vpdbufsize
+ + vpddrivers vpdfile
+ + vpdfilesize vpdnocompress
+ + vpdnostrengths vpdports
+ vpdupdate
-ntb_opts DTM
habilita banco de pruebas construcciones fuera de los programas con el
-ntb_opts DTM tiempo de compilación opción y argumento de palabra clave.
Las construcciones banco de pruebas que se pueden introducir programas fuera con
esta opción son los siguientes: clases de matrices asociativas Las matrices dinámicas
SystemVerilog denominado eventos
la condición de trabajo: la creación de un entorno de simulación
VCS Synopsys, Inc. es una herramienta de simulación.
modelo VCS Verilog para la simulación implica dos pasos:
archivo 1. Compilar Verilog se convierte en un comando ejecutable archivo binario es:
> vcssourcefiles2 ejecutar el archivo ejecutable> vcssourcefiles2. ejecute el archivo ejecutable> ./simv
similar a Carolina del Norte, hay maneras de una sola línea de comandos:
$> SOURCE_FILES la VCS -R
comando -R, dijo inmediatamente después de la ejecución del compilador.
a continuación se describen las opciones de comandos de uso común:
la línea-cm | cond | FSM | TGL | OBC | trayectoria de cobertura de conjunto de la manera
+ + definir macro = valor + precompilado macros
-f nombre de archivo de RTL lista de archivos
+ + incdir directorio + añadir carpetas incluyen
-I entrar en la interfaz
del -l archivo de registro de nombre de archivo
-P PLI. pestaña listas de la definición del archivo PLI (tAB)
+ v2k utilizar el estándar recomendado
-y Definido Verilog biblioteca
-Notificación pantalla se detalla la información de diagnóstico
-o nombre del archivo ejecutable de salida, por defecto es sim.v
interfaz:
Nota, la interfaz es el dispositivo bajo prueba y el banco de pruebas de interfaz. Por lo tanto, la interfaz no puede simplemente copiar el diseño problemas de nivel superior DUT puerto de señal. Puesto que la interfaz DUT y banco de pruebas señales del puerto de interfaz en diferentes direcciones de manera que la dirección de la diseño de puerto DUT capa superior.
afirmación:
Cabe señalar, que se inserta dentro de la afirmación de que el diseño, el módulo de puerto lista de señales afirmación, la afirmación en sí, son conocidos señal. No se puede definir en términos de la lista de señales de dirección de la señal diseño de puerto, el problema de lo contrario no se compilará. Tales como:
variables impulsado por un buzo stuctural no puede tener ningún otro controlador.
