No hay fallos en el circuito de conmutación de reloj es a menudo en una prueba de un IC digital, pero en el diseño de FPGA, el reloj básica gating rara vez se utiliza esta cosa, y Xilinx También es aconsejable evitar la re-diseño cerrada.
Pero miré por la noche para muchos ejemplos, sobre todo para aprovechar los tres puntos siguientes:
1, la señal de reloj del terminal de señal de selección de reloj de un nivel bajo y ,, registro de 2 etapas para jugar con dos golpes
2, la tercera etapa del registro de la señal de salida del registro antes de las dos borde de activación del reloj, la fase del reloj de muestreo y luego
3, por ejemplo dos o fase de reloj activada, la salida final
