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Sina brisa del mar blog en http://blog.sina.com.cn/dingyunfeng
Exención de responsabilidad: Lo siguiente se refiere únicamente a la serie de Xilinx spartan6, no se aplica necesariamente a otra FPGA.
diseño FPGA, el diseño del reloj del sistema es extremadamente importante, la señal de reloj será generalmente reducir el plazo de transmisión de red BUFG, el rendimiento del sistema mejorado y mejorar la estabilidad del sistema.
En el uso real, a menudo se encuentran necesidades ordinarias de señal de reloj de salida IO para estar en un BUFG a través de la FPGA. Si se conecta directamente desde el BUFG a OBUF, se producirán errores en el curso del mapa compilador y mensajes de evitar el camino equivocado es agregar una restricción en el archivo de limitaciones, dejar que el compilador de ignorar las limitaciones de tiempo de los requisitos, directamente a través de recursos lógica ordinaria conectados. Aunque esta restricción puede evitar este error, pero no se evaluará el medio de la temporización, que podría conducir a errores.
solución Xilinx spartan6 para esta aplicación está dado por ODDR2 conectado, cada IO tiene ODDR2 recursos que pueden ser conectados a la BUFG red.
Ejemplo de uso:
# ODDR2 (
.DDR_ALIGNMENT ( "NINGUNO"), // salida Ajusta alineación en "NONE", "C0" o "C1"
.init (1'b0), // Establece el Estado inicial de salida Q de o para 1'b0 1'b1
.SRTYPE ( "SYNC") // Especifica "SYNC" o "ASYNC" SET / RESET
) ODDR2_inst (
.Q (señal de reloj de salida requiere conexión), el bit DDR // salida de datos'. 1-
.C0 (el BUFG señal de reloj en), // reloj. 1 'bit-INPUT
.C1 (180 [grados fuera de señal de fase de la señal de reloj en la BUFG), // reloj. 1' bit-INPUT
. CE (1'b1), //. 1 'bit-reloj entrada de habilitación
.D0 (1'b1), //. 1 'bit de datos-INPUT (asociado con C0)
.D1 (1'b0), //. 1' bit de datos-INPUT (asociado con un C1)
.R (1'b0), Entrada Reset 'bits. 1 //
.S (. 1'b0) entrada de ajuste // 1-bit
);
