simulink中利用HDL Coder生成Verilog代码时候，出现Native floating point code generation cannot generate :…Signal rate of value inf found解决办法
将提示错误的目标Block中constant模块的sample time 设置成实际采样率形式，不要设置成inf 或者 -1
simulink中利用HDL Coder生成Verilog代码时候，出现Native floating point code generation cannot generate :....
猜你喜欢
转载自blog.csdn.net/CC_Manny/article/details/89354221
今日推荐
周排行