《FPGA实践笔记》之使用Verilog HDL编写串口程序，编写具有奇校验、偶检验和无校验的可变的UART串口程序、VerilogHDL程序

采用自底向上的设计方法，该程序分为三个模块：两个底层模块（串口时钟产生模块和串口发送模块）和顶层控制模块。

程序：

1，时钟产生模块：

/*
*	@author：liuxianfei0810
*	@brief：Serial clock frequency division function
*	@date： 2020-9-14
*/
module uart_div(
	clk_50m,
	rst_n, 
	clkout
);
	input 		clk_50m; //系统时钟
	input 		rst_n; 	//收入复位信号
	output reg	clkout; 	//采样时钟输出
	reg