Designprozess und Tools
Design-Flow
Die RTL-Ebene beschreibt die Schaltung, die Logiksynthese, die Technologiezuordnung, den Ort und die Route sowie die Generierung von Konfigurationsdaten.
HDL-basierter Designprozess
1. Die Erstellung des Projekts
umfasst ein Quellprogramm, eine Einstellungsdatei, eine Einschränkungsdatei usw.
2. Die Erstellung der Quelldatei
besteht darin, den Schaltungsbeschreibungscode zur Quelldatei hinzuzufügen .
3. Die Erstellung der Simulationsquelldatei.
Zusätzlich zur Quelldatei wird auch die Testdatei Testbench hinzugefügt. Wenn die IP verwendet wird, muss das Verhaltensmodell der IP hinzugefügt werden.
4. Logiksynthese
Generieren Sie eine Netzlistendatei aus der RTL-Beschreibung.
5. Technologiezuordnung.
Ordnen Sie die Netzlistendatei den tatsächlichen Logikelementen des FPGA zu (z. B. einer Nachschlagetabelle).
6. Layout und Routing.
Verwenden Sie On-Chip-Ressourcen, um die Netzliste zu implementieren, die möglicherweise nicht ausgelegt werden kann, und es ist notwendig, die Architektur und den Algorithmus neu zu entwerfen oder das Gerät zu ersetzen.
7. Konfigurieren Sie das FPGA
zum Schreiben über JTAG. Schreiben Sie
über einen nichtflüchtigen Speicher. Schreiben Sie
über eine Speicherkarte oder einen USB-Speicher.
8. Überprüfung der Funktion einer realen Maschine.
Wählen Sie die erforderlichen Module aus, um die Schaltung zu beobachten.
9. Optimieren Sie
Betriebsfrequenz, Schaltungsskalierung und Stromverbrauch
HLS-Design
Synthese auf hohem Niveau
1. Verhaltenssynthese
Im Allgemeinen werden Variablen Registern, Arrays Speicher, Funktionen Schaltungsmodulinstanzen und Flusskontrollen wie Sequenz und Verzweigung Zustandsmaschinen zugeordnet.
Eingabe- und Ausgabebeschreibung Bitbreiteneinstellung
Parallele
Beschreibung
2. Simulation auf Verhaltensebene
Verhaltensfunktionen können ohne Berücksichtigung des Timings überprüft werden, und es kann Unterschiede zwischen den Simulationsergebnissen und der realen Maschine geben
3. Verhaltenssynthese
Behandeln Sie die Betriebsbeziehung als Datenflussdiagramm und den Kontrollfluss als Kontrollflussdiagramm. Das Bestimmen der Ausführungsreihenfolge und der Laufzeit durch zwei Flussdiagramme wird als Scheduling bezeichnet, und das Zuordnen von Variablen oder Operationen zu Registern wird als Bindung bezeichnet. Register und Datenselektoren, die Operationen nach einem vorgegebenen Zeitplan implementieren, werden Operationspfade genannt.
Einfach ausgedrückt ist Verhaltenssynthese die Abbildung von C-Code auf Datenpfade und Zustandsmaschinen.
4. Analyse, Bewertung und Optimierung
5. Verbindung mit RTL
Die Module nach der Verhaltenssynthese können durch Instanziierung in der oberen Schicht RTL verbunden werden.
Designs einschließlich Prozessoren
FPGA plus Prozessor (Kombination aus Hardware und Software) können Hardware und Software gleichzeitig nutzen. Der Hard-Core-Prozessor ist der Prozessor, der auf der programmierbaren Logik des
eingebetteten Soft-Core-Prozessors FPGA implementiert ist. 1. Ein Prozessorsystem aufbauen 2. Software für den Prozessor entwickeln 3. Integration und Ausführung von Software und Hardware