クロック信号の設計のためのシステムタイミング要件当社系列計算の全てが基準となる一定のクロック信号に基づいているため、非常に厳しいです。しかし、実際のクロック信号は、ジッタ（ジッタ）とオフセット（スキュー）の問題があるだろう、多くの場合、いつも完璧ではありません。
いわゆるジッタ（ジッタ）は、エラーが内部クロック発生器、及び内部発振器又は配線に全く影響に関連するPLL回路で生成され、2つのクロックサイクルの間の差を指します。下図のように：
また、デューティ・サイクル以降変更信号ジッタがあると呼ばれる半周期ジッタを引き起こしました。一般に、ジッタは、クロック信号の不確実と時折和変動自体いくつかの送信処理と考えることができます。
（スキュー）クロックスキューは、同じクロックによって生成されるクロック信号間のサブ遅延差の複数を指します。これは、両方が、駆動端と誤差に起因PCBトレースので、受信側クロック信号との間のオフセットを含む、クロックドライバの出力との間のオフセットの複数を含む、多くの形態を表します。
二つの異なるレジスタ間のクロック信号到達時間差スキュー同じクロックを参照し、クロックは、それが深刻なタイミング回路に影響を与えるある程度、常に存在スキュー。下図のように：
クロストークなどのタイミング信号の完全性は、伝搬遅延マイクロストリップラインに影響を与える、データ信号反射は、このように、飛行の最大/最小時間に影響を与え、しきい値論理ゲートの近くの変動を引き起こし、クロックトレース干渉は、いくつかのクロック・スキューを引き起こす可能性があります。シミュレーションではいくつかのエラーや不確実性が予測不可能で、設計者は徐々にしか慎重な思考と実践的な経験の蓄積によるシステム設計のレベルを増加させます。
クロック・スキューとクロック・ジッタは、クロック信号の安定性に影響を与える主な要因です。多くの本は、その中の異なる角度から説明します。
前記解釈本は最も本質的な提供します「を参照してください」。
クロックスキュー：集積回路上のクロック遷移の到着時間における空間的変化。
クロックジッタ：チップ上の所与の点におけるクロック周期の時間vatiation。
簡潔には、スキューは、クロック位相に概して不透明であり、ジッタは、クロック周波数不確定性（不確実性）を意味します。スキューおよびジッタ原因
多くの理由。異なるレジスタ内の異なる位置へのクロックソースドライバ及び負荷経路を経験するので、クロックエッジは、従ってせ、変化します
スキュー。結晶自体に起因する安定性の理由から、電源や温度の変動は、クロック周波数、すなわち、ジッタ変化します。
回路のジッタとスキューの影響は時間を説明するための単純なモデルかもしれません。仮説T（CQ）は、出力レジスタ図の最大遅延を表します。
T（CQ、CD）は、最大出力遅延を表し、T（論理）; T（SU）およびt（ホールド）レジスタセットアップ、ホールド時間（PVTを考慮していない）の差を表しています
及びt（ロジック、CD）最大および最小の送信遅延組合せ論理組合せ論理伝搬遅延を表します。
スキューやジッタを考慮しない場合、およびt（CLK1）およびT（CLK2）と同じ周波数、位相、クロック周期TをT（ホールド）は満たす必要があります
T> T（CQ）+ T（論理）+ T（SU）
T（ホールド）<T（CQ、CD）+ T（論理、CD）
だから、回路の正常な機能を確保する、との競争を避けるために。スキュー= T1、T1より後CLK1 CLK2の位相を考慮しました。
则T（ホールド）<T（CQ、CD）+ T（論理、CD） - T1
大きい傾向から、この手段は、その保持時間違反発生回路と、考慮CLK1 CLK2相後t2より、スキュー= -T2、
则T> T（CQ）+ T（論理）+ T（SU）+ T2
R2は、常にホールド時間を満たすため、この手段は、回路の性能が低下していること、しかし、その問題が存在して何の競争はありません。クロック・ジッタ
常に一般的な設計のパフォーマンスに悪影響を保証するために、約10％のマージンからの特別な標本が必要です。
クロック不確実性=クロックジッタ+クロックスキュー。ジッタは、クロック・ソースによって生成されたジッタです。これは、アンバランスに到着遅延スキューレジスタ2つのクロックツリーの差です。STAクロック不確実性は、ときに、比較的小さな値を提供することができるように、CTSの後に、スキューは、ツールによって計算されます。また、チェックが同じクロックエッジであるため、ホールドチェックを行う際に、これだけのスキュー何ジッタはありません。
