EDA:quartus2 17.1lite +のModelSim + Verilogの使用法

最初の

 


 

その後、人口は、独自のコードを書きます

 

自分のフォルダを保存するとして保存した後、

それは自動的にポップアップ表示されます

 


 

コンフィギュレーション

 


 

 


 

割り当ての設定

 


 

最初のコンパイル後

成功后処理開始開始テストベンチテンプレートライター

保存したファイルの下で起こった後、ここにXX_test_tb.vとして保存し、開いて、XXX.vtファイルを見つけ、シミュレーションフォルダです。自分の良いテストのための設計文書の内容を変更(最上位のフォルダに名前を付けて保存を注意してください)

コンパイルした後、再びqutartus

成功ツール後のネットリストビューアrtlviewerは、RTLネットリストのマップを見ることができます。

 


 

ツール後のRTLレベルのシミュレーションをrunsimulationtools

ポップ

 


 

ツールオプション一般edatooloptions

ModelSimのアルテラのパスを追加します。

ここでは一般のQuartusで、より良い探して、一緒にバインド自分自身を少し発見しました。

 


 

ツール後のRTLレベルのシミュレーションをrunsimulationtools

そして、問題がある、test_tbを見つけることができません

戻るqutartusへ。

割り当ての設定

 


 

テストは、新しいベンチ

ファイル名だけで、トップレベルのファイルtest_tbを追加します

testbenchnameに記入することを忘れないでください

 


 

 


 

再コンパイルした後、

 

ツール後のRTLレベルのシミュレーションをrunsimulationtools

スタートシミュレーション作業选择のtest_tbをシミュレート

(あなたが変更するのに長い時間を実行することもできますので、柔軟でかつ虫眼鏡を使用するために、このユニットは、PSであることに注意してください)を参照し、波を追加

 

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転載: www.cnblogs.com/lqerio/p/11117613.html