[INTEL (ALTERA)] Quartus kann in Simulation oder Hardware nicht normal laufen, wenn das Ethernet-Subsystem IP-Beispiel der Intel Agilex7 F-Tile Variante 1 verwendet wird

Phänomen

Warum funktioniert das Ethernet-Subsystem Intel® FPGA IP-Beispieldesign für Intel Agilex® 7 F-Tile-Varianten mit 40GbE-, 50GbE- oder 100GbE-Ports und dem auf „MAC Avalon ST“ eingestellten Client-Schnittstellenparameter in der Simulation und beim Hardwarelauf nicht ordnungsgemäß?

veranschaulichen

Aufgrund eines Problems in der Intel® Quartus® Prime Professional Edition-Softwareversion 23.4, Ethernet-Subsystem Intel® FPGA für Intel Agilex® 7 F-Tile-Varianten mit 40GbE-, 50GbE- oder 100GbE-Ports und Client-Schnittstellenparametern, die auf MAC Avalon ST eingestellt sind. Das IP-Beispiel Design läuft in Simulation und Hardware nicht richtig.

Lösung

Um dieses Problem zu umgehen, führen Sie die folgenden Schritte aus:

1. Öffnen Sie  die Datei  <Design-Beispielprojektverzeichnis>/hardware_test_design/common_f/hssi_ss_f_packet_client_top.sv
2. Zeile 37 ändern :
   • aus:
     • Parameter NUM_SEG = (CLIENT_IF_TYPE == 1)? 'd1: (DATA_WIDTH/64),
   • seit:
     • Parameter NUM_SEG = (DATA_WIDTH/64),
3. Dokument speichern
4. Führen Sie den Beispielentwurf erneut in Simulation oder Hardware aus

Dieses Problem soll in einer zukünftigen Version der Intel® Quartus® Prime Professional Edition-Software behoben werden.