1.メタステーブル状態に関する記述が間違っている(A)
A. 複数のステージのレジスタを使用してタッピングすると、メタステーブル状態を排除できます。
B. 準安定状態は非常に不安定であり、理論的に言えば、準安定状態にある時間は無限に長くなる可能性があります。
C. 準安定状態は 0 または 1 まで安定していますが、これはランダムであり、入力との必要な関係はありません。
D. データ送信中にトリガの確立時間 Tsu と保持時間 Th が満たされない場合、メタステーブル状態が発生する可能性があります。
分析: 準安定状態を排除することはできず、可能な限り回避することしかできません。
2. 合成に関する次の記述のうち、間違っているものはどれですか (B)
A. 合成 (Synthesis) は、単に HDL コードをゲート レベルのネットリストに変換するプロセスです。
B. 合成は、変換とマッピングの 2 つのステップで構成されます。
C.Mapping は、GTECH ライブラリ コンポーネントで構成される回路を特定のメーカーのプロセス ライブラリにマッピングします。
D. 翻訳とは、HDL言語で記述された回路を、GTECHライブラリコンポーネントで構成される論理回路に変換する処理を指します。
解析:
合成は、概念を製造可能なデバイスに変換する転送プロセスです。
合成は、RTL をゲートレベルのネットリストに変換するプロセスです。合成プロセスは、変換、最適化、マッピングに分かれています。
合成ツールはまず、読み出しコマンド、つまり GTECH (ジェネリック テクノロジー) を通じて RTL コードを一般的なブール方程式に変換します。次に、コンパイル コマンドを実行して、設計者が課した遅延、面積、その他の制約に従ってネットリストを最適化します。最後に、RTL ネットリストをプロセス ライブラリにマッピングし、ゲート レベルのネットリストになります。ゲート レベルのネットリストはレイアウトおよび配線ツールに入力され、GDSll ファイルが生成され、検証が正しいことが確認された後、製造のためにチップ メーカーに渡されます。
合成はタイミング パス ベースで最適化されます。DC がデザインを合成するとき、そのプロセスには静的タイミング解析 (静的タイミング解析 STA) が含まれます。DC は、内蔵タイミング アナライザを使用してデザインを複数のタイミング パスに分解し、デザインの制約に従ってパスを最適化します。パスの遅延が制約の値よりも大きい場合、タイミング違反が発生します。Prime Time を静的タイミング解析に使用することもできます。PT は独立したタイミング アナライザであり、主にチップ ゲート レベル回路全体の静的タイミング解析に使用されます。
変換: RTL記述を、対応する機能ブロックと機能ブロック間のトポロジーを含む、最適化されていないゲートレベルのブール記述に変換します。
最適化: 課されたタイミングと領域の制約に従って、翻訳結果が論理的に再構成され、特定のアルゴリズムに従って最適化されます。マッピング: 課されたタイミングと領域の制約に従って、ターゲット プロセス ライブラリから適格なセルを検索し、実際の回路の論理ネットリストを形成します。
(SV検証) 3. 機能カバレッジ(Functional Coverage)が100%に達すると、次のように説明できます。 (C)
A. DUT の機能点は 100% カバーされています。
B. FunctionalCoverage に対応する DUT 応答は正しいです。
C. 懸念される特定のケースはすでにテストでカバーされています。
D. 検証作業を完了できる
テストポイントは人為的に分解されていますが、100%網羅している保証はなく、100%正しいという保証もありません。一部の懸念事項がカバーされているだけであり、機能ポイントはカバーされていません。完成しましたか？たとえコード カバレッジと機能カバレッジが両方とも 100% だったとしても、チップのテープアウトには驚かされるはずです。
System Verilog:カバレッジには、コード カバレッジと機能カバレッジという 2 つの主要な側面があります。
コードカバレッジには主に次のものが含まれます。
(1) 支店のカバレッジ。
if...else、case などの分岐ステートメントについては、コード内で設計されたすべての分岐がテストされているかどうかを確認します。
if (条件 1) の場合、条件 1 が true と false の両方で実行される限り、この分岐は完全にカバーされます。
(2) ステートメントの対象範囲
ステートメント網羅率が上がらない場合、発見されたコードがテストケースの過失なのか、冗長なコードなのか、ケースのデフォルトなどの保護目的のコードなのかを確認することができます（そのようなケースが発生した場合、一般的には、ケースの条件が完全にリストされているため、最後の条件をデフォルトに変更できます)。
(3) フリップカバレッジ
2状態反転(0/1)と3状態反転(0/1/Z)があり、一般的には2状態反転が使用されます。シングルビット信号の場合、シミュレーションの使用例により信号が 0 から 1 と 1 から 0 の両方で反転する場合、ここでの反転カバレッジは包括的 (100%) とみなされます。
フリップカバレッジが 100% に達しても、ブランチカバレッジとステートメントカバレッジが 100% に達するとは限りません。
(4) 条件の適用範囲。
条件カバレッジはブランチ カバレッジを補完するものとみなすことができます。各分岐条件式では、すべての条件がカバーされます。
(5) ステートマシンの対象範囲。
ステート マシン カバレッジは主に、現在の状態から次の状態へジャンプしたかどうかをチェックします。
機能範囲:
ブラックボックス テスト カバレッジとも呼ばれ、特定のコードがどのように実装されるかではなく、関数のみを考慮します。機能カバレッジをカウントしたい場合は、SystemVerilogで記述したテストケースにカバレッジグループを追加する必要があります（関数に応じてテスト変数のカバレッジを記述する必要があり、ツールがカバレッジに応じてカバレッジを計算します） 、エミュレータはそれに基づいて機能カバレッジを計算します。
実装は主にカバレッジポイントとアラーションに分かれます。
4. 同じクロック エッジを使用する同期デジタル回路の場合、次の要因は最高動作周波数とは無関係です。(C)
A. フリップフロップ間の最長の組み合わせロジック
B. フリップフロップのセットアップ/ホールド時間
C. クロックのローレベル期間
D. 論理ブロック間の配線長
STA: 最大動作周波数
同期デジタル回路の最高周波数の場合、主にクリティカル パスが収束できるかどうかに依存するため、a、c、d に関係します。クロックの低い持続時間は主にクロック信号の有効性に影響します。レジスタによってクロック エッジが正しく収集されることを確認するには、クロック パルス幅の検出を行う必要があります。それが満たされない場合は、最高動作周波数とは関係のないロジック機能に問題があります。
(STA) 5. 同期回路設計においてセットアップタイムが満たされない場合、次の対策では解決できないものはどれですか (A)
A. クロック周波数を上げる
B. 信号遅延を減らす
C.パイプライン
D. クロック周波数を下げる
以上が同期型順序回路です。
セットアップ時間は、クロックの立ち上がりエッジの前に入力データが安定する時間です。上図に示すように、Tco はクロックの立ち上がりエッジから DFF1 の出力端子 Q1 までの時間間隔であり、フリップフロップ DFF1 の出力遅延時間として理解できます。Tcomb はフリップフロップ DFF1 の伝達遅延です。組み合わせ論理回路; Tsetup は DFF2 のセットアップ時間です。つまり、DFF2 のセットアップ時間を満足するには、セットアップ時間許容値が 0 以上である必要があります。
セットアップ時間許容値 = T (クロック周期) - Tco - Tcomb - Tsetup >= 0
オプション A、パイプライン (パイプライン) 構造を使用、組み合わせロジック間にフリップフロップを挿入、Tcomb が減少、オプション B、信号遅延が減少、Tco と Tcomb が減少、オプション C、クロック周波数が減少、Tcomb が増加、上記 3 つの方法はどちらも可能セットアップ時間の許容範囲を増やし、セットアップ時間の不満の問題を解決します。オプション D では、クロック周波数を上げて T を小さくすると、確立時間の許容値が減少し、確立時間の満足度がさらに低くなります。したがって、D は間違っています。
正解：D
STA は同期回路にのみ適しています
(クロスクロック処理) 6. 次の記述で正しいものはどれか (C)
A. 非同期 FIFO を設計するときにグレイ コードを使用する理由は、主に消費電力を節約するためです。
B. メタステーブル状態は、シングルビット制御信号の 2 ビート後に完全に回避できます。
C. 非同期処理では、送信クロックと受信クロックの周波数関係を考慮する必要がある
D. 非同期ロジックと同期ロジックを分離し、異なるモジュールに実装してみる
1.グレーを使用する唯一の目的は、「読み書きポインタがメタステーブル状態でサンプリングされても、空かフルかを正しく判断できるようにするため」です。
マルチビットナチュラルバイナリ読み書きアドレスはグレイコードに変換され、隣接するデータ間の違いはわずか1ビットであり、読み書きアドレスは「2ビート」セカンダリシンクロナイザを使用して送信できます。
2. 速度が遅すぎる場合、「Two Beats」を使用する方法はありません。
低速から高速への単一ビット信号は 2 回ビートします。これは、準安定状態が発生する確率を低下させるだけであり、準安定状態が解消されるわけではありません。
メタステーブル状態を排除することはできず、発生確率を下げるだけであり、第 2 レベルの同期が十分でない場合は、第 3 レベル、さらには第 4 レベルの同期を使用することもできます。
3. 非同期処理では、前述のような 2 つのクロックの周波数を考慮する必要があります。
| シングル ビット (低速クロック ドメインから高速クロック ドメイン): |
速い人は間違いなく遅い人を選択し、速いクロックを使って 2 ビートを作ることができます。 |
| シングル ビット (高速クロック ドメインから低速クロック ドメイン): |
高速クロック ドメインの信号パルス幅は狭く、低速クロック ドメインでは信号を収集できない可能性があります。狭いパルスはハンドシェイク メカニズムによって広げることができます。低速クロック ドメインが信号を収集した後、信号が「通知」されます。信号を確実に収集できるようにするために、信号が収集された高速クロック ドメイン。 |
(高速クロック ドメインから低速クロック ドメインへ)、シングル ビット制御信号にダブル レジスタ方式を使用してもメタステーブル状態を排除できない
(同様の話題) メタステーブル状態に関して、以下の記述は誤りです(B)
A. 準安定状態の確率は、デバイスのプロセスとクロック周波数に関係します。
B. 準安定状態は 2 ビートを取ることで解消できます。
C. デジタル システムでは、信号がセットアップおよびホールドの要件を満たせない場合、準安定状態が発生する傾向があります。
D. フリップフロップがメタステーブル状態になると、レジスタの出力レベルを正確に予測することができなくなり、出力がいつ正しいレベルで安定するかを予測することも困難になります。
(データと電気の基礎) 7. Moore 状態マシンと Mealy 状態マシンの違いは (C) に関係するか。
A. ステータスと入力信号
B. 出力信号とステータス
C. 出力信号と入力信号
D. ステータスと出力信号
（コンピュータシステム） 8. コンピュータがプログラムを実行する際には、（A）の制御のもと、メモリから命令を一つずつ取り出して解析し、命令を実行します。
A. コントローラー
B. 電卓
C.メモリ
D.I/o设备
コンピュータがプログラムを実行するとき、コントローラはまず命令レジスタから命令のアドレスを取得し、次の命令のアドレスを命令レジスタに格納し、次にメモリから命令をフェッチし、命令は命令によってデコードされます。生成するデコーダ 制御信号は、対応するハードウェアを駆動して命令操作を完了するために使用されます。
(IC の基礎) 9. 固定位相で同じ周波数のクロックは同期クロックです。
(同期クロック) デジタル設計では一般に、同じ周波数または周波数比の整数倍で、同位相または一定の位相差を持つ 2 つのクロックが同期クロックであると考えられます。
あるいは、同じクロックソースを持ち、その周波数比が整数倍である 2 つのクロックが同期クロックであると理解することもできます。実際、同じクロックソースにより、クロック位相差の固定性が保証されます。
(非同期クロック) 非同期クロックで動作する 2 つのモジュールがデータ相互作用を実行する場合、制御できないクロック位相関係により、セットアップ タイムとホールド タイム違反が発生しやすくなります。次の 3 つの場合のクロックは非同期であると見なされます。
◆ソースの違い
2 つの異なるクロック ソースによって生成された 2 つのクロックは非同期であり、これが最も一般的な非同期クロックです。たとえ 2 つのクロックの周波数が同じであっても、電源を投入するたびに 2 つのクロックの位相または位相差が同じであるとは保証できません。したがって、信号の伝送とクロックの関係も不確かです。
◆同じソースだが周波数比が整数倍ではない
このとき、同じソースの 7MHz クロックと 3MHz クロックのように、2 つのクロック間に複数の位相差が存在する可能性があり、それらの間にも複数の位相差が存在し、タイミングの制御が困難になります。一般に、非同期クロックとして処理する必要もあります。
◆同一ソースの周波数比は整数倍ですが、タイミング要件を満たしていません。
（知識の確認） 10. カバレッジ収集結果に関する次の記述のうち、正しいものはどれですか（AD）
A. コードカバレッジ率が高く、ファンクションカバレッジ率が低いため、ファンクションポイントのカバレッジを強化する必要があります。
B. コード カバレッジが低く、機能カバレッジが高い場合は、多くの場合危険信号であり、機能カバレッジのモデリングが完璧ではないことを示しています。
C. 機能カバレッジが 100 に達すると、コード カバレッジが完全にカバーされている必要があります。
D. コードカバレッジや機能カバレッジが高い場合は、検証が収束していることが多いため、各境界点や異常点のテストを強化する必要がある。
(1) 機能カバレッジは高いが、コード カバレッジは低い。
カバーされていないコードを分析し、シミュレーションに欠落している関数ポイントがあるかどうか、コードが冗長であるか到達不能であるかどうかを推測します。
(2) 機能カバレッジは低いがコードカバレッジは高い
シミュレーションのユースケースは一部の関数ポイントに注意を払っていないため、関数ポイントのカバレッジを強化するにはテスト ケースを変更する必要があります。
(変形) 機能カバレッジが高いということは、コードカバレッジが高いことを意味します (B)
【A】正解
【B】エラー
分析: カバレッジには、コード カバレッジ、関数カバレッジ、脆弱性カバレッジ、アサーション カバレッジなどが含まれます。機能カバレッジは設計意図と密接に関連しており、「仕様カバレッジ」と呼ばれることもありますが、コード カバレッジは設計の実装を測定します。設計内でコードの特定のブロックが欠落している状況を想像してください。コード カバレッジではこのエラーを見つけることはできませんが、機能カバレッジでは見つけることができます。コード カバレッジと機能カバレッジは並列関係にあり、この 2 つの間には本質的なつながりはありません。
（デジタル電気の基礎） 11. デジタル回路の設計において、競争リスク（D）の現象を排除できない方法は次のうちどれですか。
【A】グリッチを除去するためにフィルターコンデンサを追加します
[B] 論理ハザードを排除するために冗長項目を追加する
[C] ストロボ信号を増やしてグリッチを回避します
【D】クロック周波数を下げる
分析: デジタル回路における競合とリスクを排除する一般的な方法: 1. フィルター コンデンサーを接続します。ピーク パルスは一般に非常に狭いため (ほとんどの場合、数十ナノ秒以内)、出力に接続する必要があるのは小さなフィルター コンデンサーだけです。ピークパルスの幅は回路のしきい値電圧よりも低くすることができます。ただし、出力波形は容量によって変化するため、波形の前後エッジに厳密な要件がない場合に適しているため、選択肢 A が正解です。2. ストローブ パルスが導入され、ストローブパルスが出力が安定した後にハイにプルされるため、スパイクを除去できます。ただし、この方法では入力信号に同期したストローブパルスを得る必要があり、その幅と動作時間に厳しい要件があるため、選択肢Cが正解です; 3. 論理設計を変更し、冗長項目を追加します。この方法は使用範囲が限られており、多くの状況を考慮しています。異なる入力が使用されると冗長項目も異なります。そのため、すべての状況を考慮すると、より多くのリソースが費やされます。設計が良ければ、適用範囲を広げることができます。したがって、選択肢 B は正解です。組み合わせ論理回路では、入力変数が 2 つ以上のチャネルを介して出力端子に伝達され、各チャネルの遅延時間が異なるため、出力ゲートに到達するまでの時間が長くなります。この現象を競合といいますが、クロック周波数を下げても競合ハザード現象は解消されないため、D は誤りです。
(SV) 12. bit、logic、reg はすべて 4 状態のデータ型です (B)
A. 正解です
b. 間違っています
bitは2値論理、4値論理は0、1、x、z
（メタステーブル状態） 13. メタステーブル状態について次の記述で誤っているものはどれか（B）
A. メタステーブル状態の確率は、デバイスのプロセス、クロック周波数などに関係します。
B. 準安定状態は 2 拍で解消できる
C. デジタル システムでは、信号がセットアップとホールドを満たせない場合にメタステーブル状態が発生する傾向があります。
D. フリップフロップがメタステーブル状態になると、レジスタの出力レベルを正確に予測することができなくなり、出力がいつ正しいレベルで安定するかを予測することも困難になります。
準安定性を排除することはできません。
(面積) 14. 同じビット幅を持つ 2 つの符号なし数値 a と b について、2 つの比較器 a>b と a<b の面積は同じです (A)
A. 正解です
b. 間違っています
分析: さまざまなデジタル システム、特にデジタル電子コンピューターでは、2 つの 2 進数の大きさを比較するために使用される論理回路は、バイナリ コンパレーターと呼ばれます。デジタル回路では、バイナリ コンパレータの入力は比較される 2 つの 2 進数であり、出力は比較の結果です。まず 1 桁の数値コンパレータについて説明します。1 桁の数値コンパレータはマルチビット コンパレータの基礎です。A と B が両方とも 1 桁の 2 進数の場合、それらの値と比較結果は真実によって決定できます。 1 桁数値比較器の表であり、真理値表から次の論理式が得られることを示します。
上記のロジックから、A>B と A<B のロジックで使用される論理関係は対称であることがわかります。したがって、A>B と A<B の面積は同じであることがわかります。
(面積) 15. 入力桁数が同じ変数コンパレータでは、大なり小なりの面積は同じです(B)
A. 正解です
b. 間違っています
符号なしの数値は同じ面積を持ち、符号付きの数値は異なる面積を持ちます。
(低消費電力) 16. 低消費電力に関する次の記述のうち、誤っているものはどれですか: (D)
A. 合理的なパワーゲーティング ソリューションを使用すると、消費電力を削減できます。
B. クロックゲーティングによりチップの消費電力を削減できる
C. データ回転率を下げることで消費電力を削減できます。
D. デザインの大小にかかわらず、すべてに高度な技術が採用されています。
低消費電力のトピック
1.コンセプト
消費電力の構成: 3 つの主な消費電力源: サージ、静的消費電力、動的消費電力。
突入電流: デバイスの電源がオンになったときに生成される最大瞬間入力電流を指し、これは起動電流と呼ばれます。突入電流はデバイスに関連します。突入電力消費は注意を払う必要があるものではないため、ここではこの電力消費の存在を説明するだけです。
静的消費電力:スタンバイ消費電力とも呼ばれ、静的消費電力は主にトランジスタの漏れ電流によって発生します。
動的消費電力:スイッチング消費電力または反転消費電力、短絡消費電力または内部消費電力を含みます。
動的消費電力に影響を与える要因: ゲート寄生容量、クロック回転率、クロック周波数、電源電圧。
消費電力の削減: システムレベル、ロジックレベル、物理レベルのすべての設計レベルで実行する必要があり、レベルが高いほど消費電力の削減効果が高く、システムおよびアーキテクチャで最大の削減効果を達成できます。レベル;
動的電力損失は、反転電流および短絡電流によって生じる電力損失です。フリッピング消費電力は、スイッチング プロセス中に出力ノードの負荷容量を充放電するために回路によって消費される消費電力です。短絡消費電力とは、フリップ処理時にNMOSトランジスタとPMOSトランジスタが同時に導通することで発生する短絡電流による消費電力です。
静的消費電力 漏れ電流によって消費される電力。リーク電流は主に、PN 接合逆電流、ソース・ドレイン間のサブスレッショルド・リーク電流、ゲート・リーク電流、ゲート・基板間のトンネル・リーク電流で構成されます。
動的消費電力は、マルチ電圧ドメイン、事前計算、クロック ゲーティングなどの低電力技術によって削減できます。静的消費電力は、マルチスレッシュホールドプロセス方式、パワーゲーティング方式、およびボディバイアス方式によって削減されます。
2.低消費電力技術
2.1システムレベルの電力削減テクノロジー:
- システムオンチップアプローチ
- ハードウェア/ソフトウェア部門:システムのパフォーマンスをシミュレーションおよびモデル化し、どの部分をハードウェアで実装し、どの部分をソフトウェアで実装するかを決定して、パフォーマンスと消費電力の最適なバランスを実現します。
- 低電力ソフトウェアを使用する
- 適切なプロセッサーを選択する
2.2アーキテクチャレベルの電力削減テクノロジー:
- マルチ電圧設計テクノロジー (Multi-VDD):
電圧制御ユニットが含まれています:
レベルシフタ（レベルシフタ）：高（低）電圧領域の信号を低（高）電圧領域に変換します。通常、信号にはデータ、クロック、スキャン チェーン データなどが含まれます。レベルシフタの回路図は次のとおりです。
パワーアイソレーションセル（パワーアイソレーションセル）：主にモジュールの入出力に使用されます。電源オフ時でも信号を一定に保ち、本機の入力のフローティングを防ぎます。電源絶縁ユニットを次の図に示します。
ホールドレジスタ(保持レジスタ) : 動作していない場合、レジスタの状態を保持します。
- 高度なゲート クロッククロック ゲーティング: タイミング ゲート クロックの使用
- 動的電圧周波数スケーリング ( DVFSテクノロジー):クロック レートと供給電圧を低減します。
- キャッシュベースのシステム アーキテクチャ: 狭い範囲のキャッシュの使用
- 対数FFTアーキテクチャ:対数システムに基づいた FFT の実装
- 非同期 (クロックレス) 設計: クロックの削除
- パワー ゲーティングパワー ゲーティング: (静的消費電力)は、チップ内の特定の領域の電源がオフになることを指します。つまり、この領域のロジック回路の電源が切断されます(モジュールが停止しているときはオフになります)。使用中）、リーク電流を最小限に抑えるために、ゲート電源クリスタルでは多くの場合、高しきい値電圧ユニットが使用されます。
- 高しきい値電圧HVT :しきい値電圧を高くすると、漏れ電流を減らすことができます。
- メモリ パワー ゲーティング: 使用していないときはメモリをオフにします (静的消費電力)。
2.3 RTLレベルにより消費電力が削減されます。
- 並列処理とパイプライン処理:並列処理を使用すると、システムの動作周波数が低下し、消費電力が削減される可能性があります。
- ステート マシンのエンコードとデコード:グレイ コードは低電力設計に最適です。グレイ コードはバイナリ コードよりも反転が少ないため、スイッチング アクティビティが減少し、消費電力が少なくなります。
- ゲートクロック:
上の回路図では、制御信号 (EN)とクロック信号 (CLK)の直接 AND 演算が行われ、ゲーティングが完了します。ゲートクロック信号 GCLK がレジスタに送信され、EN が 0 の場合、クロックはオフになります。
低消費電力
1. 次の消費電力対策のうち、ピーク消費電力を削減できるものはどれですか D
静的モジュールレベルのクロックゲーティング
B メモリシャットダウン
C パワーゲーティング
D HVT比の大幅向上
分析： まず、ピーク消費電力は、動的消費電力のうちの短絡消費電力、つまりNMOSとPMOSの同時導通によって生じるピーク電流と最終的な消費電力です。この消費電力は、電源電圧、クロック トグル レート、およびピーク電流に関連します。
オプション A はクロックを静的にゲートするため、オプション A は正しくありません。
B オプションはストアオフです。つまり、アクセスされていないときはメモリがオフになり、静的な消費電力が削減されます。
C オプション パワー ゲーティング テクノロジー。つまり、モジュールが動作していないときは電源がオフになり、モジュールはスリープし、動作中に再び電源がオンになります。これにより、静的消費電力が削減されます。
オプション D は、高いしきい値電圧を持つトランジスタです。しきい値電圧を高くすると、サブスレッショルド リーク電流が減少し、短絡時の消費電力の式は次のようになります。 Pshort = τAshortVdd = τAβ(Vdd-Vth)3、これはVth のみに関連し、オプション D では、短絡消費電力の計算式に HVT (高電圧値) を大幅に増やすと、短絡消費電力が小さくなり、動的消費電力のピーク消費電力が減少します。したがって、選択肢 D が正しいです。
2. 論理回路の低消費電力設計において、無効な方法はAです。
Aはスローデザインを採用
B 信号の反転を軽減する
C は遅いクロックを使用します
D しきい値電圧を上げる
分析: 選択肢 A は、遅い設計を採用しても消費電力が必ずしも削減されるわけではないと言っているため、選択肢 A は不正解です。
オプション B では、信号のトグルを減らして動的消費電力を削減します。
C オプションでは、より遅いクロックが使用され、信号の反転が比較的減少するため、動的消費電力も減少します。
オプション D は、しきい値電圧の高いトランジスタを使用することで、しきい値電圧を高くするとサブスレッショルド リーク電流が減少し、静的消費電力が削減されます。
3. RTL 設計段階では、消費電力を削減するための一般的な設計方法は B
ゲートレベル回路の消費電力の最適化
B ゲートクロック
C は回路の漏れ電流を低減します
D 複数のしきい値電圧
分析:これら 4 つのオプションは消費電力を削減できる一般的な設計手法ですが、RTL 設計段階、つまりコードを書くときに制御できる段階では、コードにゲート クロックを追加できるという前提があります。選択肢 B が正しいです。
4. 特定の状態で、特定のレジスタの出力値を気にしない場合は、0 を出力するように設計すると、消費電力を削減できます (誤差)
分析: 0 を出力するように設計する場合と比較して、消費電力を削減するより良い方法は、レジスタの元の値を維持することです。電力消費は信号のトグルによるものであるため、前の状態レジスタの出力が 1 で、次の状態の出力が 0 の場合、0 が使用されていなくても、0 から 1 へのジャンプが発生し、消費電力になりますが、気にしないので出力は 1 のままで良いでしょう。
5. 絶縁セルは次のどの低電力技術に必要ですか B
A.Clkゲート
B.マルチVDD
C.パワーゲーティング
D.マルチVT
分析：上記の通り
6. チップの消費電力に影響を与える基本要素ではないものは次のうちどれですか:
電圧 温度 プロセス 湿度
7. 動的消費電力ではないものは次のうちどれですか? (C)
A. 回路短絡時の消費電力
B. 回路反転の消費電力
C. ダイオードの逆電流によって生じる電力損失。
8. チップの静的消費電力 (ACE) に影響を与える要因は次のどれですか?
A. 動作電圧
B. 負荷容量
C. 使用温度
D. フリップアクティビティ係数
E.クラフト
(タイミング解析) 17. あるタイミングパスのホールドタイムが満たされないため、動作周波数を下げることでホールドタイムを満たせるようになります(B)。
A. 正解です
b. 間違っています
ホールドタイムが満たされない場合、原理的にはTffpdとTcombを大きくする、つまりフリップフロップのD端子からQ端子までの遅延と、両者の間の組み合わせ論理回路部分を大きくすることで解決できます。ビーチサンダル。
現在、ほとんどのチップのしきい値時間は 0ns にすることができます。したがって、ホールドタイムが満たされない場合は、伝送路にバッファを挿入する方法が一般的ですが、論理機能には影響せず、遅延が増加するだけの効果があります。
PS: ホールド タイム Thold とクロック周波数の間には関係がないため、クロック速度を下げてもホールド タイムが満足できない問題は解決できません。面接での質問の多くはここで穴を掘ることを好みます。
(タイミング解析) 18. グレイコードの非同期処理を直接行うことができ、STAでの特別な検査は不要(A)
A. 正解です
b. 間違っています
STA は同期回路にのみ適しています
(SV) 19. systemverilog のクラスのデフォルトのメンバー属性は (B) です。
A.プライベート
B.パブリック
C.自動
D.ローカル
他の 2 つはそれぞれ保護され、ローカルです。public はキーワードではないことに注意してください。
20. 合成できないステートメントは次のうちどれですか (CDE)
A.生成する
B.いつも
C.タイム
D.イニシャル
E.遅延
(リセット) 21. IC 設計において、リセット設計が直面する主な問題には (ABD) が含まれます。
A. クロックドメインの同期
B. バリ取り
C. STA検査は可能ですか？
D. クロックへの依存
非同期リセットでは STA チェックを行うことができません
(verilog) 22. Always ステートメントの使用に関する次の説明は正しいです (ABC)
A. 複合 Always モジュールでブロッキング代入ステートメントを使用する
B. シーケンシャル Always モジュールで非ブロッキング代入ステートメントを使用する
C. 結合された Always モジュール内の敏感な信号のリストで信号の欠落を回避する
D. 機密信号のリストにある冗長な信号を避ける
(クロスクロック) 23.125MHz クロック ドメインのマルチビット信号 A[127:0] を 25MHz クロック ドメインに同期する必要があります。可能な同期方法は (ABD) です。
A. 双方向ハンドシェイク
B.DMUX
C. 3拍子を打つ
D. 非同期 FIFO
高速から低速まで、マルチビット。
(準安定) 24. 特定のクロック ドメインのセットアップ時間要件が 3ns、ホールド時間要件が 3ns である場合、次のレジスタにはタイミング コンバージェンスの問題があります: ACD
A. 1 クロック サイクル内のデータの連続安定時間は 6ns で、データはトリガ クロックのアクティブ エッジの前の 4ns の間安定したままになります。
B. 1 クロック サイクル内のデータの連続安定時間は 8ns で、データはトリガ クロックのアクティブ エッジの前の 4ns の間安定したままになります。
C. 1 クロック サイクル内のデータの連続安定時間は 8ns で、データはトリガ クロックが有効になるまで 2ns の間安定します。
D. 1 クロック サイクル内のデータの連続安定時間は 6ns で、データはトリガ クロックのアクティブ エッジ前の 2ns の間安定し続けます。
セットアップ ホールド ACD がタイミング要件を満たしていません
A42
B 4 4
C26
D24
メタスタビリティ: メタスタビリティ、非同期信号処理、セットアップおよびホールド タイム違反、および34 の質問のトピック集FPGA_Fighting_XH のブログ - CSDN ブログ_静的構成信号は非同期的に処理できません
(メタステーブル状態) 25. メタステーブル状態は回路に大きな影響を与えるが、メタステーブル状態の発生確率を下げる効果がない方法はどれか(C)
A非同期処理のビート数を増やす
B は専用のメタステーブル レジスタを使用して非同期処理ロジックを置き換えます
C. 非同期処理回路の動作クロックを上げる
D. 非同期処理とビートロジック間の遅延を短縮する
(FPGA) 26. FPGA 内の RAM に関して、次の記述のうち誤っているものはどれですか? (A)
A が擬似デュアルポート RAM として構成されている場合、両方のポートには独自の独立した読み取りおよび書き込み制御信号があります。
B. 擬似デュアルポート RAM として構成されている場合、2 つのポートは異なるクロックを使用できます。
C. シングルポート RAM として構成されている場合、読み取りおよび書き込み操作に使用できるクロックは 1 つだけです
D. シングルポート RAM として構成されている場合、読み取りまたは書き込み操作用のアクセス アドレスのセットは 1 つだけです
FPGA の RAM は、シングルポート、デュアルポート、擬似デュアルポートに分類できます。
単一ポート:
入力には 1 セットのデータ ラインと 1 セットのアドレス ラインのみがあり、クロックは 1 つだけあり、共通のアドレス ラインの読み取りと書き込みが行われます。
出力にはポートが 1 つだけあります。
したがって、シングルポート RAM の読み取り動作と書き込み動作を同時に実行することはできません。
擬似デュアルポート:
入力には 1 セットのデータ ライン、2 セットのアドレス ライン、および 2 つのクロックがあります。
2 つの出力ポートが 1 つの出力ポートを共有します。
したがって、1 つのポートは読み取り専用で、もう 1 つのポートは書き込み専用ですが、書き込みと読み取りのクロックが異なる場合があり、ビット幅比が 1:1 になることはありません。つまり、B を読み取りながら A を書き込むことは許可されており、その速度は異なっていてもかまいません。
デュアルポート:
入力には 2 セットのアドレス ラインと 2 セットのデータ ライン、および 2 つのクロックがあります。
出力には 2 つの別々のデータラインがあります。
したがって、デュアルポートRAMの両方のポートには読み取りポートと書き込みポートがあり、相互に干渉することなく読み書きできます。
(verilog) 27. ステートマシンに冗長ステートがない場合、デフォルトステートを記述する必要はありません。(B)
A. 正解です
b. 間違っています
ステート マシンの状態がリストされていない場合は、デフォルトの状態を使用する必要はありません。(B)
A. 正解です
b. 間違っています
ステート マシンがリセットされると、常に特定の状態になります。ワンホットまたはバイナリ状態がフルでない場合、またはフル状態であっても、予期しないエラー状態遷移(準安定状態、グリッチなど) が発生したときに安定した状態に確実に戻ることができるように、デフォルト状態が必要です。既知の状態により、予期しないイベントがデータ パスに影響を与える可能性が低くなります。
(低消費電力) 28. 低消費電力設計仕様(C)の要求事項に適合しないものはどれか。
A. 四則演算や論理演算を行わない場合は、これらのモジュールの入力を「0」にし、オペランドを入れず、出力結果が反転しないようにし、この領域の演算を行う場合はONにしてください。
B. FPGA のフル機能バージョンは製品の適用温度範囲内にあり、ジャンクション温度はしきい値の 90% を超えません。
C. インターフェイス レベルがオプションの場合は、高レベル モードを選択します。
D. パフォーマンス要件を満たす場合は、低いシステム クロックを使用するようにしてください。
インターフェイス レベルは低レベル モードを選択して消費電力を削減し、安定しています。
(verilog) 29. 【多肢選択】次の記述のうち正しいものはどれですか (AD)
A. always ステートメントで割り当てられる変数は、wire または reg のいずれかです。
B.reg 変数はレジスタに統合する必要があります
C.always ブロックは、組み合わせロジックを記述するためにのみ使用できます。
D. assign ステートメントで割り当てられる変数は、wire として定義する必要があります。
実際には、reg 変数は必ずしもレジスタ (register) に合成されるわけではありません。reg 型として定義されているのは、シミュレーションのセマンティクスの観点から記憶装置が必要であり、合成されたハードウェア回路とは直接関係がありません。 , そのため、初心者にとっては誤解を招くこともあります。フリップフロップの有無はクロックエッジトリガーに依存します。
(verilog) 30. どのような場合にラッチ回路が生成されないのでしょうか？(C)
A. if 選択ステートメントを使用する組み合わせロジックには、式の else 部分がありません。
B. else 式を使用しない case 選択ステートメントを使用した組み合わせロジック
C. シーケンシャル ロジックの if 選択ステートメントには、式の else 部分がありません。
D. 組み合わせロジックに不完全な条件を含む Case ステートメントにはデフォルトの割り当てがありません。
(verilog) 31. 【四者択一問題】verilog のコードスタイルに関して、以下の記述は誤りです。 (C)
A. ファイルごとに定義できるモジュールは 1 つだけです
B.Verilog では大文字と小文字が区別され、すべての信号名は大文字と小文字を区別して異なる信号を区別できます。
C. 複数の reg 変数の割り当ては、割り当て条件がまったく同じであれば、同じ always ブロックに配置できます。
D. Verilog ステートメントは 1 行に 1 つだけ記述できます
32. 非同期順序回路設計の特徴ではないものは次のうちどれですか: (A)
A. フローを整理しやすく、チップ速度を向上させます。
B. タイミング解析には役に立たない
C. ロジック遅延に依存するため、遅延を制御するのは簡単ではありません
D. バリが発生しやすい
33. システム処理能力の向上に役立たないものは次のうちどれですか (B)
A. レジスターのフリップ・レートを下げる
B. データビット幅を拡張する
C. 処理フローの短縮
D. システムの動作周波数を上げる
デジタル信号処理のプロセスでは、データの幅が非常に重要です。FPGA で実装されたシステムでは、データがビットごとに消費されるリソースが増えます。そして、優れたシステムは、正確性を確保することを前提として、データの幅を可能な限り縮小する必要があります。
34. 同期回路設計において、セットアップタイムが満たされない場合、次の対策では解決できないものはどれですか(C)
A. クロック周波数を下げる
B.パイプライン
C. クロック周波数を上げる
D. 信号遅延を減らす
(verilog) 35.最初のステートメント、ステートメントが間違っています: (C)
A. シミュレーションの時間 0 で実行を開始します。
B. これは手続き型構造ステートメントです
C. 実際の回路に初期値を代入するのに使用できる
D. シミュレーション中に 1 回だけ実行します。
初期値を合成できず、実際の回路に初期値を割り当てることはできません
36. 非同期クロックデータのサンプリング方法が間違っています(C)
A. マルチビットサンプリングには FIFO 分離を使用します。
B. ハンドシェイク信号後のサンプリング。
C. 高周波クロックは、低周波クロックのマルチビット データを直接サンプリングします。
D. シングルビットの高周波クロックパルスがストレッチされた後の低周波クロックのサンプリング
37. Verilog言語レベル対応(D)
A. システムレベル、動作レベル、ファンクションレベル、レジスタ転送レベル、ゲートレベル
B. システムレベル、動作レベル、レジスタ転送レベル、ファンクションレベル、ゲートレベル
C. システムレベル、ファンクションレベル、レジスタ転送レベル、動作レベル、ゲートレベル
D.システムレベル、機能レベル、動作レベル、レジスタ転送レベル、ゲートレベル
38. 非同期 FIFO を設計する場合、グレイ コード (A) を使用するには、FIFO の深さが 2 の整数秒である必要があります。
A. 正解です
b. 間違っています
36. 【四肢選択問題】 モジュールポートの入力信号が割り当てられていない場合、その値は(C)となります。
A.1 BC CZ D.0
37. [選択問題] Verilog HDL に基づいて、代入式にクロック信号またはリセット信号を含めることができます。(A)
A. 正解です
b. 間違っています
38. 線種信号は定義 (B) を表示する必要があります。
A. 正解です
b. 間違っています
Verilog プログラム モジュールの入力および出力信号タイプは、デフォルトでワイヤ タイプとして自動的に定義されるため、明示的に定義する必要はありません。
38. 7nmプロセスとはよく言われますが、7nmとはトランジスタ(B)のことです
A. ドレイン幅
B. ゲート幅
C.全幅
D. ソース幅
39. 競争的なリスクテイク現象をどのように排除できるか (ABD)
A. フィルタコンデンサを追加する
B. 同期メカニズムの導入
C. ストロボ信号がありません
D. 冗長ロジックを追加する
40. VLSI設計において、高速化設計（AB）のために講じるべき対策は次のうちどれですか。
A. パイプライン設計
Bパラレルデザイン
C. リソースの共有
D. シリアル化設計
高速設計には並列化とパイプライン設計が必要であり、集積回路面積と消費電力が犠牲になります。リソースの共有は消費電力を削減するためのものです
41. 次のバスでシリアル バス (CD) を見つけてください。
A.AXI
B. SDIO
キュアート
D.IIC
シリアルバス: SPI、I2C、UART
42. 次の Verilog 変数名は有効です (D)
A. 3sum
B. a/b
C. ab@cd
D. サブスメ_
Verilog 識別子は、数字、文字、$、_ の組み合わせをサポートしますが、最初の文字は文字またはアンダースコアである必要があります
43. D フリップフロップ: Tsetup=3ns、Thold=1ns、Tck2q=1ns、D フリップフロップの最大動作クロック周波数は (D)
A、1GHZ
B、500MHZ
C、250MHZ
D、200MHZ
Tclk >= Tsetup + Tck2q = 4 ns; したがって、最大実行クロックは 250 MHz です。
しきい値はクロックの最大周波数には依存しません。
44. コードカバレッジについては、(B)が正しい説明です。
A. コード カバレッジにはトグル カバレッジは含まれません。
B. コード カバレッジにはライン カバレッジが含まれます
C. コード カバレッジには機能カバレッジが含まれる
D. コードカバレッジ率が 100% に達しました。これは、検証が十分に完了しており、検証を停止できることを意味します。
コード カバレッジは、テストベンチではなく設計コードに焦点を当てて、次のような設計コードを実行した量の尺度です。
行カバレッジ: 実行されたコード行数
パス カバレッジ: コードおよび式を介してどのパスが実行されたか
反転カバレッジ: どの単位ビット変数が値 0 または 1 を持つか
ステート マシンのカバレッジ: ステート マシンのどの状態および状態遷移が訪問されたか
45. マルチビットデータバス(B)のクロックに対して以下は非同期処理できません
A、グレーコード
B. レジスタの同期
C、FIFO
D、Dmuxシンクロナイザー
レジスタ同期はシングルビット信号にのみ適用されます
46. 静的タイミング解析 (ACD) でクロック遅延を計算する際に考慮する必要がある要素は次のうちどれですか?
A. クロックソースのジッター（ジッター）
B. レジスタのセットアップ時間とホールド時間
C. クロックツリーの不均衡によって生じる偏差（スキュー）
D. プロセス特性によるチップ上のばらつき
47. 次の Verilog 記述のどれがレジスタを生成しますか (BC)
あ、いつも@（clk）
reg_a<=reg_b；
B、always@（negedge clk）
reg_a<= reg_b；
C、always@（ポーズジクロック）
reg_a<=reg_b；
D、reg_a=reg_b を割り当てます；
B、C クロック エッジ トリガー、D は組み合わせロジックです。
48. 準安定問題を改善する効果的な方法は (ABCD)
A. 2 レベルのトリガーの追加など、同期メカニズムを導入します。
B. クロック周波数を下げる
C. クロック品質を改善し、エッジ変化が速いクロック信号を使用する
D. 応答が速い DFF を使用する
(verilog) 49. net 型変数には値が割り当てられておらず、デフォルト値は Z です。レジスタ型変数は割り当てられておらず、デフォルト値は X です。
(Verilog)50.
この機能には主に次のような特徴があります。
①: 遅延、タイミング、またはタイミング制御ロジックは含まれません。
②: 少なくとも 1 つの入力変数。
③：戻り値は1つだけで出力はありません。
④：ノンブロッキングステートメントを含みません。
⑤: 関数は他の関数を呼び出すことができますが、タスクを呼び出すことはできません; タスクは関数を呼び出すことができます。
51. 現在の主流の FPGA チップは依然としてルックアップ テーブルに基づいています。FPGAチップは主に以下の6つの部分で構成されています。
①：プログラマブル入出力ユニット（IOB）
②：ベーシックプログラマブルロジックユニット（CLB）
③: 完全なクロック管理モジュール
④：プログラム可能な接続リソース
⑤：内蔵ブロックRAM
⑥: 埋め込まれた基礎となる機能ユニットと埋め込まれた専用のハードコア
52.
タイミングの最適化とは次のことを意味します。
レジスタートリム、
パイプライン設計、
クリティカル パスの最適化。
領域の最適化とは次のことを意味します。
ロジックの最適化、
リソースの共有、
連載化。
53. ザイリンクスの 7 シリーズ FPGA には、内部に CLB プログラマブル コンフィギュレーション ブロックがあり、各 CLB には 2 つのスライスがあります。
SliceL：（ロジックロジック）、SilceM：（メモリストレージ）。SliceM の機能は、SliceL と比較して、Distributed RAM (分散 RAM) として構成できることです。
SliceL と比較して、SliceM はより多くのメモリとシフト機能を備えています。
SliceL と比較して、SliceM には、LUT リソースを RAM および ROM に再統合できるロジックが含まれています。
54. 奇数パリティ:
元のコード ストリーム + チェック ディジットには、合計で奇数個の 1 があります
偶数パリティ:
元のコード ストリーム + チェック ディジットには偶数の 1 があります
55. 全加算器には次のものが含まれます。
A. 追加
B. キャリー入力
C.サマンド
D. キャリー出力
E. 合計出力
56. パイプライン設計の利点
A. 集積回路の面積を小さくできる
B. 集積回路のクロック周波数はより高くてもよい
C. ヨーロッパの集積回路の複雑さは低い
D. 合成後の消費電力の低減
解決策: PIEPLINE の実際の機能は、シリアル操作をパラレル操作に変換することで、スループットを向上させ、クロック周波数を高めることができます。
タイミングは改善されますが、同時にデータ遅延が発生し、消費電力が増加し、面積が（おそらく）増加し、設計が複雑になります。
57. 同じクロックエッジを使用する同期デジタル回路の場合、次の要因は最高動作周波数とは関係ありません ()
A. ロジックブロック間の配線配線長
B. フリップフロップのセットアップ/ホールド時間
C. D フリップフロップ間の最長の組み合わせロジック
D. クロックレベル持続時間
ほどく：
同期デジタル回路の最高周波数は主にクリティカル パスが収束できるかどうかに依存します。
ロジックブロック間の配線長、フリップフロップのセットアップ/ホールド時間
これは、D フリップフロップ間の最長の組み合わせロジックに関連しています。
ただし、クロックのローレベル期間は主にクロック信号の有効性に影響します。
58.
ECCとは「エラーの検査と訂正」を可能にする技術で、以下のような特徴があります。
1. 修復できるのは 1 ビットエラーのみです。2ビットエラーも検出可能です。
データにシングルビットエラーしかない場合、ECC はエラー修復を実行できますが、データエラーが 2 ビットを超える場合は修復されず、ECC はマルチビットエラー信号のみを出力できます。
2. 2 ビットを超えるエラーの検出は保証されません。
2ビットを超えるエラーは必ずしも検出できない場合があります。
59. 以下は非同期設計に関するものです。正しいものは (ACD)
A. 非同期設計は不具合が発生しやすい
B. 非同期設計では、大量の同期フリップ ノイズが発生します。
C. 非同期デザインではタイミング制約やタイミング解析を実行できません。
D. 信号の遅延はレイアウトラインごとに異なり、PVTの変更に応じて変化するため、信頼性が低く、移植は容易ではない
60. 同期デザイン (ABCD) を使用する利点
A. デバイスに対する温度、電圧、プロセスの影響を回避し、消費電力を節約しやすく、バリを除去しやすい
B. 回路全体が明確な初期状態を持ち、非同期ロジックと比較して実装面積を節約します。
C. 使いやすいパイプライン設計手法
D. 静的タイミング解析などの高度な設計ツールを簡単に使用できる
ほどく：
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同期設計によりバリの影響を効果的に回避し、設計の信頼性を高めます。
グリッチは論理設計の天敵であり、バリがあるとデータが混乱したり、回路の機能の判断を誤ったりする可能性があります。
クロック端子や非同期リセット端子にバリが入ると、フリップフロップの誤動作やリセット異常が発生する可能性が高くなります。
一般に、組み合わせロジックがあるところには必ずグリッチが存在します。同期設計は、グリッチを回避する最も簡単かつ効果的な方法です。
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同期設計によりチップへの環境影響を軽減
チップの実際の動作環境は、長期間の動作と相まって、テストした実験室の環境よりもはるかに厳しいため、
チップの温度が上昇すると、電圧が不安定になり、デバイスの内部遅延が変化します。同期設計が使用されていない場合、
厳密なタイミング要件がある回路は正しく動作しません。なぜなら、チップの静的タイミング要件を満たすことによってのみ、チップは予測可能なプロセスで動作できるからです。
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同期デザインでは、STA ツールによるタイミング解析を使用して、デザインの信頼性を向上させることができます。
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同期回路では、レジスタの非同期リセット/セット端子を使用する方が簡単で、回路全体が明確な初期状態になります。
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同期回路は組立ラインを簡単に編成でき、チップの動作速度を向上させ、設計の実現も容易です。
61. SRAMとDRAMに関する次の記述のうち正しいものはどれですか(D)
A. DRAM は SRAM よりも高速です
B. DRAM はリフレッシュする必要はありませんが、SRAM はリフレッシュする必要があります
C. DRAM は SRAM より高価です
D. DRAM記憶装置の構造はSRAMに比べて単純です
ほどく：
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ラム
記憶装置の内容は必要に応じて自由に取り出したり保存したりすることができ、アクセス速度は記憶装置の場所に関係ありません。この種類のメモリは電源を切ると記憶内容が失われるため、主に一定期間使用するプログラムの記憶に使用されます。
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SRAM（スタティックランダムアクセスメモリ）
スタティック ランダム アクセス メモリ: 電力が供給されている限り値を保持します。一般に、SRAM にはリフレッシュ サイクルがないため、SRAM は DRAM よりも高速です。各 SRAM メモリ セルは 6 つのトランジスタで構成されますが、DRAM メモリ セルは 1 つのトランジスタと 1 つのコンデンサで構成されます。比較すると、DRAM は SRAM よりもメモリ セルあたりのコストが高くなります。この推論によれば、特定の固定領域では DRAM の密度が SRAM の密度よりも高いと結論付けることができます。
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DRAM（ダイナミックランダムアクセスメモリ）
ダイナミックランダムアクセスメモリ：電気の形で電気を蓄える半導体メモリです。DRAM の各メモリ セルは、トランジスタとコンデンサで構成されます。データはコンデンサに保存されます。コンデンサは漏れによる電荷損失を引き起こす可能性があるため、DRAM デバイスは不安定になります。データをメモリ内に保持するには、DRAM デバイスを定期的にリフレッシュする必要があります。
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SRAM は高速であるためキャッシュ メモリによく使用されますが、DRAM は高密度であるため PC のメイン メモリによく使用されます。
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SDRAM（シンクロナスダイナミックランダムアクセスメモリ）
シンクロナス DRAM: 理論的にはその速度が CPU と同期できることを意味します。
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DDR SDRAM(デュアルデータレートSDRAM)
DDRの略で、「ダブルレートSDRAM」を意味します。DDRはSDRAMのアップグレード版とも言え、クロック信号の立ち上がりエッジと立ち下がりエッジで1回ずつデータを送信するため、従来のSDRAMに比べて2倍のデータ転送速度を実現します。