前回の記事では、オンチップSRAMの基本的な構造と構造について学びました.この記事では、いくつかの特定のメモリコンパイラを通じて、SRAMの特定の特性とさまざまな構造をより深く理解しましょう.さあ始めましょう!
SRAM の設計には、最も基本的なコア コンポーネント (メモリ アレイ) に加えて、SRAM のコンポーネントに追加する必要がある多くのコンポーネントがあり、これらの必要なパッケージにより、SRAM は使いやすい環境を提供できます。 . ユーザーが利用できます。
2 つの構造: レジスタ ファイルとメモリ配列
従来のシーケンシャル ロジックにはメモリ格納方法がありましたが、特別なレイアウト方法を使用すると、レジスタと同様に高速なパイプ レベル アクセスをシミュレートでき、2 回の読み取りと 1 回の書き込み操作を同じサイクルで完了することができます (ここで必要なこの構造は、
通常のメモリ アレイのビット セル構造とは少し異なります。利点は、同じサイズのビットラインとメモリ アレイの上限値が削減することで、メモリ セルへのアクセス時間を効果的に短縮し、メモリ速度を向上させることができます。しかしそれに応じて、RF の容量が徐々に拡大すると、この構造によるキャップの縮小方法はますます明白ではなくなるため、RF の速度の利点は小容量のメモリに限定されます。
現代の技術 (60nm 以下) では、RF もビットセルを使用して構築されているため、ビットセルの観点からすると、RF と従来のメモリ アレイの基本周期は同じサイズであり、これは T の SRAM ドキュメントからわかります。家族が出てきます。
SRAM ブロック図
操作上制御可能な SRAM には、通常、豊富なインターフェイス制御があります。これは、単純な T ファミリ SRAM ブロック図です。
ここでのインターフェイス制御ピンは、単純なメモリ アレイの制御要件をはるかに超えていることがわかります. 各ピンの特定の構成は、以下の表に詳述されています.
| ピン | 方向 | 説明 | 分類 |
|---|---|---|---|
| VDD | 入力 | 周辺制御機器用電源 | 電源グランド |
| VDDM | 入力 | メモリアレイ電源 | 電源グランド |
| VSS | 入力 | メモリアレイと周辺機器は接地されています | 電源グランド |
| A[*] | 入力 | アドレス入力 | 関数 |
| D[*] | 入力 | データ入力 | 関数 |
| BWEB[*] | 入力 | ビット書き込み制御 | 関数 |
| セブ | 入力 | チップセレクト | 関数 |
| ウェブ | 入力 | 書き込み制御 | 関数 |
| 償還 | 入力 | 列修復冗長制御 | 関数 |
| Q[*] | 出力 | メモリ配列データ出力 | 関数 |
| 避ける[*] | 入力 | フェイルビットアドレス制御 | BISTテスト |
| DM[*] | 入力 | BISTデータ入力 | BISTテスト |
| 午前[*] | 入力 | BIST アドレス入力 | BISTテスト |
| BWEBM[*] | 入力 | BIST ビット書き込み制御 | BISTテスト |
| CEBM | 入力 | BIST チップセレクト | BISTテスト |
| WEBM | 入力 | BIST 書き込み制御 | BISTテスト |
| あなたは | 入力 | BIST 制御 | BISTテスト |
| DSLP | 入力 | ディープ スリープ モード: メモリ アレイへのアクセスは禁止されますが、メモリ データは保存されます | 低電力制御 |
| SD | 入力 | シャットダウン: すべてのメモリ アレイとほとんどのペリフェラル ロジックをシャットダウンします。 | 低電力制御 |
| PUDELAY_SD | 出力 | 低電力ポリシーを導くシャットダウン出力フラグ | 低消費電力 |
| PUDELAY_DSLP | 出力 | 低電力ポリシーをガイドするディープスリープ出力フラグ | 低消費電力 |
| DSLPLV | 入力 | ディープスリープ モードでの保持ダイオードのバイパス制御 | 低消費電力 |
| TSEL端子 : WTSEL[ ]/RTSEL[ ] | 入力 | タイミング微調整 | テスト |
| TSEL端子 : WTSEL[ ]/RTSEL[ ] | 入力 | タイミング微調整 | テスト |
| TSEL端子：和泉 | 入力 | 書き込み支援を有効にする | テスト |
| TSEL端子：WASSEL[※] | 入力 | 書き込みアシスト ナッジ | テスト |
アドレス、データ、読み書きなどの一般的な機能カテゴリに加えて、シーンに応じて次のカテゴリに分類することもできます。
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電源グランド: 間違いなく必須ですが、通常のメモリ セルは非常に大きく、通常は 100um * 100um の領域にあるため、電源の接続は、ここで説明する 2 つまたは 3 つの文章よりも複雑です。主に電力要件。さらに、VDDM と VDD は完全に同じである必要はなく、異なる電源から分配できるため、デュアル レール メモリを構築して、より低消費電力の制御が可能になります。
メモリの PG ピンが非常に密集しており、主に中央部に分布しており、多くの電力を消費するメモリ アレイが集中している場所でもあることがわかります。 -
BIST テスト: ビルトイン セルフテスト, 名前が示すように, これはメモリの物理ストレージ特性のセルフテストとエラー マークです. 間違ったデータに遭遇した場合, 内部バイパス/マルチプレクサ方式を使用して転送することができます.正しいデータ 他の場所への読み取りと書き込み。ここでの BIST はメモリ用で、通常 MBIST と呼ばれます。BIST テストに関連するすべてのピンを MBIST ロジックで制御して、メモリを強化できます。
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テスト: TSELピンは主に歩留まりを微調整するために使用されます.ウェーハの各バッチが返された後,マシンテストが実行されます.製品の異なるバッチはわずかに異なるパフォーマンスを持っている可能性があり,テスト項目を通してそれらを抽出することは合理的です.調整された値はチップの efuse に保存され、チップの電源がオンになると、対応するロジックによって efuse の内容が読み取られ、チップの通常の使用を保証するためにメモリ上でマイクロ操作が実行されます。PS: この微調整は非常に小さいため、機能モードで調整して使用することはお勧めしません。
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低消費電力: メモリの使用シナリオに基づいて、メモリはシャットダウン、ディープスリープ、および通常モードに分割できます。たとえば、このレベルのモジュールはオフにできるドメインです. std-cell ロジックをオフにする前に、メモリの SD/DSLP をプルアップ (有効化) して、メモリが別のレベルに入ることができるようにする必要があります。消費電力を節約するための作業モード。PS: DSLP モードで VDDM の電源をオフにすると、メモリの内容が失われます。
SRAM リダンダンシ リペア（冗長リペア）
通常の SARM では、一定の割合でビットセルの障害が発生する場合があります.さまざまな状況に基づいて、ビットセルの損傷の列と行のタイプに分けることができます.たとえば、下図の bit_i (列 i)のビットセルが損傷しています. この
とき、bit_n-1 が redun_1 列に移動するまで、bit_i に書き込まれたすべてのデータが順番に右にシフトされます. このとき、redun_1 を使用してメモリ全体の障害を回避できます.
これに対応して、行と列の冗長性は次の図を使用して説明できます。
MBIST
MBIST は、BIST ロジックを使用してメモリをテストする方法であり、SRAM の不良ポイントを特定し、列/行の冗長性 (通常は MBISR: SRAM 自己修復機能とも呼ばれます) を呼び出して修復することができます。MBIST のテスト方法は効率的であり、冗長ビット付きメモリと組み合わせて使用することで、チップの歩留まりを効果的に向上させることができます。基本的な回路図は次のとおりです。
step_1: ATE テスト環境で、MBIST ロジックを使用して SRAM の各ビットをテストします。
step_2: 問題を報告し、同時に問題を分類します (修復可能、修復不可能、修復可能かどうかは通常、
ステップ 3: 修復できる場合は、ATE モードで冗長ビットを使用してメモリを修復し、この時点で MBIST テストに合格できる場合は、関連情報を EFUSE に書き込みます。
Step_4: ユーザー モードに入り、チップを起動し、EFUSE から対応するエラー メモリ ID と修復方法を読み取ります。SRAM を使用する場合、FADIO[*] 入力コントロールは対応する位置にクランプされ、SRAM を正しく使用できるようになります。
ほとんどのメモリでは、下の図に示すように、実際には MBIST チャネルが提供されています:
ただし、バックエンド実装の利便性を考慮すると、通常、このように使用されることはありません. 使用する場合、MBIST ピンは使用されません.生成されるか、または直接 tie0 ドロップします。簡単な接続方法は次のとおりです。
DFT のテスト可能性
SRAMは周辺ロジックとメモリアレイで構成されているため。ここでのペリフェラル ロジックは、基本的に std-cell によって構築されたデコード ロジックです。デジタル回路の観点からは、リスクが発生する可能性もあるため、スキャンチェーン DFT 戦略を使用すると、ロジックのこの部分のテスト可能性を十分に分析できます。
SRAM が DFT 制御モードにある場合、テスト手順は次のとおりです。
step1: シフト モードを使用して、メモリの入力ポート信号を指定された値に設定します。
step2: キャプチャ モードを使用して、これらのポート信号をビルトイン スキャンにキャプチャします。 -FF in the SRAM
Step3: 再度シフト モードを使用する.このとき、メモリ アレイはバイパス モードにあり、スキャン FF の値が順番にシフト アウトされます. Step4: DFT 出力ピンなどの観測
結果step1の入力情報とSOCを比較し、SRAMペリフェラルが完成 論理DFTテスト
この章の語彙
| ボキャブラリー | 説明 |
|---|---|
| MBIST | Memory Built-In Self Test（メモリ ビルトイン セルフ テスト） |
| MBISR | メモリー内蔵セルフリペア (メモリー内蔵セルフリペア) |
| 列の冗長性 | SRAM 列の冗長性 |
| 行の冗長性 | SRAM 行の冗長性 |
| DFT | テストのための設計 |
| 食べた | 集積回路自動試験（自動試験装置） |
【黒板をノックして要点を描く】
SRAMはデジタル論理回路（周辺回路）と記憶部（メモリアレイ）で構成されているので、デジタル回路の特徴（マルチVT合法化、スキャンチェーンなど）と記憶部の特徴（MBIST）を示します。
参考文献
TSMC TSMC N7 SRAM コンパイラ データブック
TSMC TSMC N7 デザイン ルール