Wir alle wissen, dass die E/A von FPGA in mehrere Bänke unterteilt ist. Zuerst dachte ich, dass der Zweck dieses Designs nur darin bestand, die Anforderungen von FPGA an die Interaktion mit Peripheriegeräten auf verschiedenen Ebenen zu erfüllen. Später stellte ich fest, dass ich oberflächlich war . Verschiedene BANKs können nicht nur zur Anpassung an unterschiedliche Niveaustandards, sondern auch zur Anpassung an unterschiedliche Zinsanforderungen verwendet werden. Beispielsweise hat sich beim Video-Streaming mit der Entwicklung der Technologie auch die Auflösung von Videos erhöht. Vor einigen Jahren galt 1080P als Branchenmaßstab, mittlerweile können 4K und 8K jedoch nicht mehr unterstützt werden. Wie bei den herkömmlichen Videoschnittstellen mipi, openLDI, cameraLink usw. handelt es sich hierbei allesamt um herkömmliche Standards auf LVDS-Ebene (es ist keine spezielle Schnittstelle für Serdes erforderlich).
Am Beispiel von 1920 x 1080 bei 60 Hz beträgt der Pixeltakt etwa 150 MHz (1920 x 1080 x 60 x 1,2, wobei 1,2 die Verlustschätzung der Vorder- und Rückseite des Videos ist), und die Übertragungsfrequenz des vorderen E/A-Ports nach der seriellen Konvertierung beträgt etwa 1050 Mbit/s (berechnet nach RGB888, 4-Lane-Übertragung) Leistung und breiter Spannungsbereich sind oft nicht beides. Um eine höhere Übertragungsleistung zu erzielen, muss ein bestimmter Spannungseingangsbereich geopfert werden, daher unterteilt Xilinx BANK in zwei Typen (eigentlich drei Typen, Ultrascale). Geräte Es gibt auch HD BANK in):
HP BANK: Hohe Leistung Hohe Leistung
HR BANK: High Range Hochspannungsbereich.
Die folgende Abbildung zeigt das BANK-Verteilungsdiagramm des 7K325T-Geräts
Bildquelle UG471
Beschreiben Sie kurz den Unterschied zwischen HR BANK und HP BANK
1. Unterstützung der zugrunde liegenden Komponenten
Bildquelle UG471
Aus der obigen Tabelle können wir erkennen, dass HR BANK ODELAY nicht unterstützt und HP BANK ZHOLD_DELAY nicht unterstützt. Was ODELAY und ZHOLD_DELAY ist, werden wir später auf die zugrunde liegende Struktur besprechen, daher gehen wir nicht näher darauf ein Details für jetzt.
2. Unterstützte Level-Standards
Bildquelle UG471
HRbank kann einen größeren Spannungsbereich als HP BANK unterstützen, im Wesentlichen von 1,2 V bis 3,3 V Single-Ended-Spannungsstandard
Beide werden unterstützt, aber HP BANK unterstützt DCI und Vccaux_io Supply Rail, die beide mit DDR-Treibern zusammenhängen.
Wenn im Design DDR verwendet wird, wird empfohlen, DDR mit HP BANK zu verbinden. Warum ist das nur ein Vorschlag? Denn HR BANK auch
DDR kann angesteuert werden, aber die Leistung wird deutlich schlechter sein.
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Ein weiterer Punkt, der besondere Aufmerksamkeit erfordert, ist: Obwohl sowohl HR BANK als auch HP BANK LVDS-Signale unterstützen können, kann HR BANK nur LVDS_25 unterstützen, d. Die Modusspannung beträgt 1,8 V. Ich erinnere mich, als ich HR BANK zum ersten Mal zur Ansteuerung von LVDS verwendete, dachte ich, dass HR BANK alle Pegel von 1,2 bis 3,3 V unterstützt, was auch für LVDS-Signale effektiv ist. Die Spannung von BANK ist auf 1,8 V ausgelegt. Das Ergebnis ist Verschiedene Debugging-Maßnahmen. Nachdem ich das Problem gefunden und verschiedene Schnitte durchgeführt habe. Die Board-Fluglinie, die Grube, auf die ich getreten bin, hoffe, dass die Leute später nicht darauf treten.
Der LVDS-I/O-Standard ist nur in den HP I/O-Bänken verfügbar. Es erfordert, dass ein V CCO
mit 1,8 V für Ausgänge und Eingänge versorgt wird, wenn der optionale interne Differentialabschluss
implementiert ist (DIFF_TERM = TRUE).
Der LVDS_25-I/O-Standard ist nur in den HR-I/O-Bänken verfügbar. Es erfordert, dass ein V CCO
mit 2,5 V für Ausgänge und Eingänge versorgt wird, wenn der optionale interne Differentialabschluss
implementiert ist (DIFF_TERM = TRUE).
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3. Unterstützte Geschwindigkeit
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Im SDR-Modus (Single-Edge-Sampling) gibt es keinen Unterschied zwischen der maximalen Rate von HP BANK und HR BANK, aber im DDR-Modus (Double-Edge-Sampling) ist die Rate von HP BANK im Vergleich zu HR BANK deutlich verbessert.