Con el auge de los chipsets, la interconexión de alta velocidad de Die2Die es cada vez más importante. En comparación con la interconexión tradicional C2C (chip2chip), la distancia entre los chips D2D es muy pequeña (del orden de 10 mm), y estos pequeños chips (chips desnudos) finalmente forman un paquete [módulo multichip (MCM)]. Por lo tanto, el canal de interconexión de D2D es corto y la interferencia y la pérdida son pequeñas, por lo que hay dos buses de interconexión de puerto serie y puerto paralelo. La interconexión de alta velocidad de C2C es un puerto serie de alta velocidad.
1. Introducción a la interconexión C2C
PCIE y XGMAC (1G MAC /10GMAC) se usan comúnmente para interfaces de alta velocidad de interconexión a nivel de placa en socs comunes. En particular, XGMAC se usa ampliamente en el campo automotriz para la interconexión de chips entre diferentes dominios de control, y el protocolo Ethernet puede soportar la interconexión flexible de múltiples chips.
En la FPGA:
Serial RapidIO (SRIO): una arquitectura de interconexión basada en paquetes de alto rendimiento y bajo número de pines iniciada por empresas como Motorola y Mercury. Es un diseño diseñado para cumplir con los requisitos futuros de sistemas integrados de alto rendimiento. Una interconexión abierta estándar tecnológico. RapidIO se utiliza principalmente en la interconexión interna de sistemas integrados, admite comunicación de chip a chip, de placa a placa, y se puede utilizar como conexión de backplane (Backplane) de dispositivos integrados.
Bus RapidIO para diseño SOC - Se busca programador
El blog de jgliu recomienda el blog de rapidIO/DDR/SPI/I2C_cy413026 - CSDN Blog
Aurora: es un protocolo de comunicación de transmisión en serie punto a punto de capa de enlace adaptable y liviano para la transmisión de datos de alta velocidad entre FPGA comúnmente utilizado por Xilinx FPGA. La velocidad de transmisión admitida actualmente es de 0,5 ~ 13,1 Gbps, y también se admite la vinculación de canales para lograr una mayor velocidad de transmisión de datos.
En FPGA, a menudo forma comunicación entre múltiples chips con bus AXI + puente axi chip2chip + Aurora
Aurora y ChipToChip IP (2)_Blog de Y__Yshans-Blog de CSDN
2. Introducción a la interconexión D2D
Se acerca la era de los chiplets y la interfaz Die-to-Die se convierte en un nuevo desafío
Como se mencionó anteriormente, D2D ahora tiene dos esquemas de interconexión, paralelo y serial, y los gigantes de la industria tienen cada uno sus propias interfaces de interconexión, pero desde el surgimiento de Universal Chiplet Interconnect Express UCIE en 2022 [Intel, AMD, ARM, Qualcomm, Samsung, TSMC, ASE, Google Cloud, Meta y Microsoft lanzaron conjuntamente el estándar de interconexión Die-to-Die], que se espera que unifique el estándar de interfaz D2D.
| estándar |
Velocidad de datos [Gbps] |
Área de bache [um] |
eficiencia energetica [pJ/bit] |
Densidad de borde [Tbps/mm] |
Densidad de área [Tbps/mm2] |
FOM-1 [Tbps/mm/pJ/bit] Cuanto más grande, mejor |
FOM-2 [pJ/bit/mm] Cuanto más pequeño mejor |
| AIB 2.0 |
6.4 |
55 |
0.5 |
1.64 |
- |
3.28 |
0.1 |
| OpenHBI 1.0 |
8 |
40 |
0.4 |
2.29 |
2.04 |
5.71 |
0.1 |
| OpenHBI 2.0 |
12~16 |
40 |
0.5 |
3.34 |
3.06 |
6.86 |
0.06 |
| Arco - Básico |
8 |
40 |
0.5 |
1.78 |
1.07 |
3.56 |
0.1 |
Obtenga más información sobre el estándar OpenHBI Die-to-Die