Después de la planificación de E / S y reloj, es necesario verificar el diseño para garantizar que cumpla con los requisitos de diseño. Vivado proporciona dos métodos de verificación: los DRC se utilizan para comprobar las infracciones de diseño; el análisis SSN se utiliza para estimar el nivel de ruido de conversión. Este artículo presentará los DRC, y el artículo 16 de esta serie presenta el análisis de SSN.
Ejecutar DRC
Se puede decir que los DRC son el paso más estricto en la planificación de pines. Los DRC usarán un conjunto de elementos de verificación de diseño (generalmente llamado conjunto de reglas ) para verificar si el diseño actual viola este conjunto de reglas. Este artículo ejecutará DRC para verificar los puertos de E / S y la lógica del reloj como ejemplo.
Abra una determinada etapa del diseño, haga clic en Herramientas-> Informe-> Informe DRC, o haga clic directamente en Informe DRC en Flow Navigator , aparecerá la siguiente ventana: El
nombre de los resultados especifica el nombre de la ventana que muestra los resultados de DRC; el archivo de salida puede seleccionar uno para guardar el documento de resultados de la DRC. En Mazos de reglas , seleccione el mazo de reglas utilizado para los DRC. Un mazo de reglas es un conjunto de reglas de diseño. Puede seleccionar varios paquetes de reglas al mismo tiempo, y la misma regla también se puede incluir en varios paquetes de reglas.
De acuerdo con las diferentes etapas de diseño de la ejecución de DRC (diseño RTL, diseño posterior a la síntesis, diseño posterior a la implementación), las plataformas de reglas proporcionadas por Vivado se pueden seleccionar de la siguiente manera:
- predeterminado: la verificación de reglas predeterminada recomendada por Xilinx;
- opt_checks: comprobaciones de reglas relacionadas con la optimización lógica;
- placer_checks: verificaciones de reglas relacionadas con el diseño;
- router_checks: verificaciones de reglas relacionadas con el cableado;
- bitstream_checks: Comprobaciones de reglas relacionadas con la generación de trenes de bits;
- timing_checks: verificaciones de reglas relacionadas con las restricciones de tiempo;
- incr_eco_checks: verificaciones de reglas relacionadas con la validez de la modificación incremental del diseño ECO;
- eco_checks: Después de completar un ECO para modificar la lista de redes, verifique las reglas relacionadas con la conectividad y el diseño.
Después de seleccionar el paquete de reglas, puede modificar las reglas de diseño utilizadas en Reglas según sea necesario. Un ejemplo de Tcl que ejecuta DRC es el siguiente:
report_drc -ruledecks default -file C:/Data/DRC_rpt1.txt- 1
Si no desea utilizar el paquete de reglas provisto por Vivado, puede crear un paquete de reglas definido por el usuario y agregarlo a la ventana Rule Decks. Esta operación necesita usar el código Tcl para completarse, un ejemplo es el siguiente:
create_drc_ruledeck ruledeck_1
add_drc_checks -ruledeck ruledeck_1 [get_drc_checks {SYNTH-10 SYNTH-9 SYNTH-8 SYNTH-7 SYNTH-6 SYNTH-5 SYNTH-4}]- 1
- 2
- 3
DRC interactivos
Durante el proceso de diseño de E / S, Vivado IDE ejecutará una verificación básica para garantizar asignaciones de pines razonables, pero solo una verificación en el diseño después de la implementación puede garantizar que las asignaciones de pines finales sean completamente legales. Durante el diseño de pines, la verificación de rutina de diseño de E / S interactiva informará errores comunes. Esta función se puede habilitar o deshabilitar a través de la casilla de verificación Verificación automática de ubicación de E / S en la ventana Configuración de la ventana Paquete o Dispositivo :
Interactivo Las reglas de inspección para los DRC son los siguientes:
- Evitar la asignación de pines de transceptores GT de alta velocidad a pines sensibles al ruido;
- Evite que los estándares de E / S violen las reglas de diseño;
- Asegúrese de que los estándares de E / S no se utilicen para bancos de E / S que no los admitan;
- Asegúrese de que el banco no tenga asignaciones de puertos Vcc incompatibles;
- Asegúrese de que el banco que necesita el puerto Vref tenga pines Vref disponibles gratuitamente;
- Asegúrese de que el reloj global y el reloj local tengan asignaciones adecuadas;
- Asegúrese de que los puertos de E / S diferenciales estén configurados en los pines apropiados;
- Asegúrese de que los pines de salida no estén colocados en pines que solo admiten entrada /
Vivado activa la función DRC interactiva de forma predeterminada (interactivo significa que el usuario ejecuta comprobaciones relacionadas después de cada operación), Xilinx también recomienda activar siempre esta función.
Ver información sobre violaciones de DRC
Si se encuentra la información de la infracción, se abrirá la ventana DRC, como se muestra a continuación: la
información de la infracción se divide en 4 niveles según la gravedad, y los iconos se muestran en diferentes colores:
- Asesoramiento: proporcione información sobre el estado general y comentarios durante el proceso de diseño;
- Advertencia: Es posible que las restricciones y la configuración no se implementen según lo previsto por el diseñador, y los resultados del diseño se han optimizado;
- Advertencia crítica: no se aplicarán algunas entradas y restricciones del usuario o no se seguirán las mejores prácticas (este tipo de problema debe resolverse, de lo contrario se actualizará a un error en el proceso de generación del flujo de bits);
- Error: Indique los problemas que hacen que los resultados del diseño no estén disponibles y que el software no pueda resolver automáticamente sin la intervención del diseñador terminará el proceso de diseño.
El contenido de la información de la infracción es generalmente relativamente largo, puede hacer clic para seleccionarlo y ver la información de manera más conveniente en la ventana Propiedades de la infracción (si la ventana de propiedades no está abierta, seleccione la información para abrirla en el menú contextual) :
Se dan detalles en los detalles y se da la solución Esquema, para la referencia del diseñador si se debe modificar el diseño. Parte de la información contendrá algunos enlaces azules, haga clic en él para detectar de forma cruzada los objetos ofensivos en otras ventanas.
Metodología de informes
En versiones posteriores a Vivado 2016.1, algunas verificaciones DRC se combinan en una nueva función, Metodología de informes , que ejecuta algunas verificaciones de reglas simplificadas para verificar el diseño (como el mapeo lógico) y sigue el método de diseño UltraFast. Después de abrir una determinada etapa del diseño, haga clic en esta función en Flow Navigator:
si hay una infracción de diseño, se mostrará en la ventana Metodología y el método de visualización de información es el mismo que el de DRC. La mejor práctica es ejecutar esta función en la etapa de Diseño elaborado, lo que puede ayudar a los diseñadores a encontrar problemas de diseño en una etapa temprana y ahorrar costos de desarrollo.
