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Heartbreaking for Intel® FPGA experts regarding Stratix 10® applications ! No, this time I'm going to explain the external memory interface (EMIF) guide thoroughly - the video of about 6 minutes actually includes ten key points of dry goods. Did you get it?
The editor will help you sort it out (for the specific points, you are welcome to watch the video to get it, leave a message to ask for it, and the editor can also provide the text version of the points one by one)
Intel® Stratix10® FPGA Memory Interface Guide (Video)
How much do you know about Intel® Stratix 10® FPGA port resources——
The interface contains up to 3 I/O columns, each I/O column contains multiple I/O banks, there are 4 I/O channels in each I/O bank, and each I/O channel has Contains 12 I/O pins. . . . . . Don't be afraid, the engineer's explanation is very clear, and the teaching package will be provided
In addition to I/O channels, each I/O bank has dedicated circuitry, including I/O PLLs, DPA blocks, SERDES, hard memory controllers, and I/O sequencers, in each 3 VI/O bank , there are 8 single-ended 3 VI/O buffers. . . . . . How are these resources used? Friends who understand, come out and talk
Dry goods point 2
Speaker points out - I/O pins in Intel® Stratix 10® devices are grouped in modular I/O bank groups:
I/O banks have independent power supplies, allowing each bank to support different I/O standards; each modular I/O bank can support multiple I/O standards using the same voltage. . . . . . (200 words omitted here 
)
Compared with the non-HPS memory interface, the Intel® Stratix 10® with a hard core processor subsystem has more restrictions. There are no rules that are not square. The four restriction rules proposed by the speaker - are you smart? Woolen cloth?
Dry goods point 3
Speaker警告——上电顺序期间不可驱动I/O管脚，为啥涅？Speaker给出了三条指导原则，非常清晰明了！那你明了了吗？
英特尔®Stratix 10® I/O缓冲由VCC、 VCCPT和VCCIO供电。由于英特尔® Stratix 10® 器件不支持热插拔，上电和断电期间，不可外部驱动I/O管脚。这包括所有I/O管脚，包含FPGA和HPS I/O...
干货要点4
对于外部存储器接口，专家用五个点讲透了——
语音版请点击视频获得，文字版请留言
干货要点5
同一列中多个接口I/O的情况该如何处理呢？
除了确保每个独立接口的全局复位信号共享相同的输入管脚或信号外，在面对I/O bank的选择时，我们还需要注意把握哪几点呢？
I/O通道体系架构
干货要点6
关于地址/命令管脚的位置，这儿有很全面的六点总结哟
地址/命令管脚跨越3个I/O bank可能出现的组合
...
哎呀，小编不小心忘记这6点了，谁来帮我补上呀
干货要点7
时钟管脚的分配，该如何进行布局呢？看懂的小伙伴出来冒个泡呗
当I/O bank的数量为奇数时，该如何处理呢？
PLL参考时钟管脚布局，又该怎么做呢？
英特尔® stratix10® 外部存储器接口IP到底支不支持PLL级联呢？
此处省略N个Why...
干货要点8
RZQ、DQ和DQS管脚的分配，应该怎样做呢？
RZQ置于哪个位置？用于存储器接口的是哪两个管脚呢？当来自的是两个不同DQS组的DQ信号时，能否限制在相同的I/O通道里呢？...这些问题，相信聪明的你肯定有答案了吧，那就为其它小伙伴分享一下吧
干货要点9
在多个外部存储器接口中共享I/O bank时，需要知道该接口必须使用相同的协议、电压、数据速率、频率和PLL参考时钟。
那么，为什么不支持将I/O bank用于超过1个接口的地址/命令bank呢？
每个外部接口地址/命令管脚都使用不同的bank，但是可以在两个外部存储器接口之间共享数据组。
干货要点10
五个部分的共享资源，大家都掌握了吗？——
共享PLL参考时钟、内核时钟网络共享、I/O bank、硬核NIOS处理器以及复位信息的相关操作方法，长得帅的同学出来讲讲呗。
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