ペンシルベニア州ペンシルベニア州PCBの設計上の新しいDDR4の機能といくつかの注意事項
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メモリの前に私たちのために便利になるDDR4多くの新機能、PCB設計は、仕様の一部は、使用する前にも、新たな課題をもたらしているが、それでも以前の設計方法による場合は別の場所の多くは、ありますあなたはDDR4、ピットへのアクセスを知らないことを示すために行います。今日はその新機能とグリルステーキに行きますPCB設計にいくつかのメモを。
DDRXの傾向とは対照的パラメータ
DDR4端子機能
DDR4新しいPI N-
DDR4の新
（1）新しいJEDEC POD12 インタフェース規格（1.2Vの動作電圧）。
（2）DBI：低消費電力とデータ信号の完全性を高めます。
（3）銀行グループ構造：グループがプリフェッチ構造8Nであり、それはDDR4メモリが別々に活性化され、各バンクグループ、読み出し、書き込み、またはリフレッシュ動作を可能にする2つまたは4つのバンクグループを、使用することができこれは、より高いメモリ速度と帯域幅につながることができます。
（4）デラキャンセルするのTi NGは、タイミングシミュレーションは、もはや退屈ではありません。
（5）DQは、動的に決定さのVrを EF（V_ CEN TE ; R＆LT）は、眼の要件を増加しました
（5）新たな停止スケジュール：DDR4 DQバスには、電圧VDDが低下しても安定性を保証することができるVDDQを、終了するように転写することができます。
（6）新しいデータバスCRC技術は、非ECCメモリの書き込み動作のために特に有用、伝送エラーの検出時に実行することができます。
コマンド及びアドレスバス新しいパリティCA（7）は、ストップバースト長及びバースト長は8と4。
（8）と、通常のダイナミックODT：ODTプロトコルの改善及び新たなパークモードノーマルモードにはODTピンを駆動することなく、動的および吸引終端を可能にします
（9）差動信号（差動シグナリングテクノロジー）
信号パケット
DDR3パケットデータ信号
DDR4パケットデータ信号
DDR3パケットアドレス信号
DDR4パケットアドレス信号
レイアウト要件
（1）アドレスラインレイアウト配線フライバイトポロジではなく、T-トポロジーを使用する必要を介してできるだけ短くピンの長さ、150の長さmiザ Lについて
（2）VTTプルアップ抵抗は、音符できるだけ短いようVTT DDR4粒子トレースにプルアップ抵抗は、トレースの長さは以下500mil未満であること;各VTTそれぞれのネットワーク、すなわち、最後の場所DDR4粒子の位置近くの端部に配置されフィルタに対応するプルアップ抵抗のVTTに配置されている静電容量（最大2個の抵抗器は、コンデンサを共有します）
（3）CPUの側端DDR4粒子、各ピンは、ピンの近くにフィルタコンデンサ、フィルタコンデンサを有しています。短絡などの短い太線; CPUと均等ストレージキャパシタの外側に配置された粒子の一部、DDR4、錠剤当たり少なくとも一つの蓄積キャパシタを有する粒子。
インピーダンス制御
（1）シングルエンドライン：50オーム
（2）差動ライン：100ohm
そして、平面ストリップライン
（1）離れパッドから短期間孔を通って、すべてのトレースは、すなわち、ストリップラインを取らなければならないの内側トレース
（2）すべてのトレースは二つの基準面との間に挟まれた内側層を必要としている、即ち、隣接する層は、信号層を有していないクロストークおよびクロス分割トレースを避けるために、4mil以上に維持しなければならない面のエッジをトレースピッチ;
両側（3）優先度のデータ線基準面GND、受信側では、独自の電源が、近くまでの距離パワーよりもGNDプレーンに平面からの距離一方、アドレス線、制御信号、CLK、基準面用好ましいGNDとVDDは、GNDとGNDから選択することができます。
容量性負荷補償
フライバイトポロジーは、信号エッジの変化率がスタブトレースに短い相対的であり、負荷が容量性分岐スタブであった場合、ショートスタブのトレースを必要とします。負荷容量は、実際のトレースに割り当てられた導入、トレースはそれによってトレースの実効インピーダンスを減少させる、単位容量の増加を引き起こします。だから、デザインで、私たちは設計負荷トレースインピーダンスの一部であるべき最も直接的かつ効果的な方法は、給電線幅を小さくすることで、高いです。負荷の平均キャパシタンス後、負荷及び連続、反射低減効果を達成するために、インピーダンス一致インピーダンスの本線部がかかります。
PCBスタック設計
（1）すべてのDQ線が同層で同じグループになければなりません。
（2）同一のアドレス線層は必要とされないかどうか。
同じ層に強く推奨優先布DQ、DQS、CLK及び他の信号を生成したスタブビアを低減するために（3）。BGAの全ては、底層下に近く、及びアドレスなどトップ層、データケーブルである場合は、制御線近く離れて最上層にあってもよく、上部層にBGAは、近い底層に、短いスタブビアを製造する際、信号の品質確保。
トレース線幅と間隔
（1）線幅及びピッチが差動ラインは100ohm、即ち、シングルエンド50オーム線路、インピーダンス制御を満たさなければなりません。ZQはそう三回50オームのインピーダンス制御の線幅を推奨される線幅に移動するように、アナログ信号、配線は、できるだけ短く、かつできるだけ低いような抵抗です。
（2）DQデータ線とDBI、ミート3W、少なくとも外部信号の他の組との間に保持4Wに必要なスペーシング基であり;
（3）DQS CLKと5Wよりピッチ距離を行うために他の信号。
BGA領域を集中的に貫通孔、同じグループ内のデータ線、アドレス線のピッチは2Wに低減することができる（4）が、可能な限り短く、かつできるだけ直線などのトレースを必要とします。
（5）スペースが許すならば、全ての信号線が均一な外観を確実にするためにできるだけ線間のピッチに行きます。
メモリと非メモリ信号との間の（6）他の信号の4倍媒体は階建ての距離を確保すべきです。
限り必要
（1）ショートデータトレースではなく、2000以上ミル、パケット長等が長い誤差範囲DQS制御内の基準グループ+/- 5ミルなどのように、行います。
（2）アドレスライン、制御ライン、クロックライン長い一組、長距離エラー制御基準CLK +/- 10ミルの他のセットと同じくらい。
（3）DQS、+/- 2milの内部誤差範囲を制御する差動クロックライン、
（4）RESETと長い制御ALERTなどとして実行する必要がありません
（5）信号ピンの実際の長さは、ピン部の長さを得ることができる限り、部の長さを含み、及びソフトウェア内に導入すべきです。
一部ではなく、特別なICのコア設計によるもの（6）は、実行するリファレンス・ボードによる新デザインガイドブックや説明、特にによるとインテル、AMDのチップ、チップマニュアル要件に特別な注意を払ってください。
パワーハンドリング
（1）VDD（1.2V）がピン分布が散乱され、DDR3のコア電源であり、電流は、電源プレーンにVDD（1.2V）に割り当てられる領域のニーズが比較的大きくなり、公差要件VDDは5 ％は、詳細にJEDECに記載されています。平面コンデンサ層と、専用電源デカップリング・コンデンサの特定の数を介して、電力の整合を行うことができます。
（2）VTT（0.6V）電源、それは厳しい公差のみならず大きな突入電流があり、それは、デカップリングコンデンサ目標インピーダンスを増加させることによって達成することができる。VTTは、プルアップ抵抗に集光されます、それは非常に分散し、そして一般に、表面要素と同じ層に電源VTT処理は、直接銅メッキにより接続されている現在、特定の要件が存在しないが、銅は一定の幅（120mil）を有します。
（3）VREF（0.6V）より厳しい公差のVREF要件が、それは、比較的小さな電流を流します。それは非常に幅の広い配線である必要はなく、1個のまたは2つのデカップリング・コンデンサにより、目標インピーダンス要件を達成することができます。なぜなら比較的独立の、大電流がもはや電源プレーン層配線プロセスに割り当てられた同一の層、銅配線またはデバイスへの直接接続を推奨していません。なお、銅又はめっきトレース、その後、チップの電源端子にコンデンサを介して第1及び、ここでない直接分圧抵抗からチップの電源ピンに。
（4）VPP（2.5V）電源メモリの供給、比較的緩い公差、2.375Vの最小値、最大2.75Vを活性化します。現在は素晴らしいではありません、一般的にルートを取るか、小さな銅をブロックすることができ太い線を引きます。
