まず、基本的な2進加算器/減算器
半加算器
のキャリービットを考慮せず
のキャリービットを考慮せず
様々な論理ゲートのグラフィカルシンボル
1.全加算器
一般的に使用される全加算器の論理回路
2.nビットのリップルキャリーadder-
nは、1ビットの全加算器（FA）は、nビットのリップルキャリー加算器、減算器にカスケード接続することができます。
ライン（XING）波が運ぶ：低キャリーを待つシリアル・キャリー、高いコンピューティングは、実行するために達し、位置や旅行先が異なります。
リップルキャリー加算器/減算器の解釈
1.リップルキャリー加算/減算器
nは、1ビットの全加算器（FA）は、nビットのリップルキャリーにカスケード接続することができますadder-
2.M入力ラインは、（加算または減算を制御するために）制御されます。
M = 0、添加用（A + B）の操作;
M = 1、減算（A-B）の操作;
具体地，
[AB]補体= [A]補体+ [ - B]補
既知の[B]がM = 1により、補体[-B]与えます
3.単一のシンボルを使用して、オーバーフロー検出ロジック回路は、メソッドビット。
場合Cnは、オーバーフローなしのC n - 1 =。
Cnの≠CN- 1、算術オーバーフローは、Jオーバーフロー信号は排他的ORゲートによって生成されます。
遅延時間4.nは、算出したTAのリップルキャリー加算器のビット
キャリーCI-1を低下させるようなものでなければならない完全およびSi現在のビットが来て、また時間の桁数。
Tの定義：測定単位として単段論理回路部のゲート遅延、T通常「NAND」ゲートまたは「NOR」ゲート遅延時間。
3T：XORゲート遅延時間
3T後に加算器を開いた後：操作を決定することは、加算または減算動作であります
、Siの6T遅延時間（ステージのXORゲート3Tあたりの遅延）のための全加算器（FA）は、CI + 1 5Tの時間遅延です。
6T通じ夏のオープン後：Ai⊕Biはに値する各全加算器
8Tを介して加算器を開いた後：C0をC1の値によって得られます
オーバーフロー検出完了：最後のキャリーがかかり3Tの完了後
全体キャリー伝播の間に同時にそれぞれのSiで得られ
リップルキャリー加算器をNビットtaの遅延時間がある：2T + 3T = n.2T + 9T =（2N + 9）T：= 3T + 3T + N TA
リップルキャリー加算器、より多くのビット、より長い遅延時間を用いて、上記の式から見たとき。なども先読み計算時間を短縮する方法を採用することができます。
加算器と加数の入力加数入力のTAは、最悪の場合には加算器の出力は、最も安定した時に必要な合計出力を得ることができます。
できるだけ小さなTA。
全加算器（FA）の欠点で構成リップルキャリー加算器：
短所：
その計算時間のシリアルビット長に（1）。
加減算論理演算を完了するために（2）2つのだけの操作が完了することはできません。
多機能算術/論理ユニット（ALU）：
算術論理演算の機能を有するだけでなく、
しかし、また、先にロジックを運びます。
これにより、高速動作を実現します。
第二に、固定小数点乗算
1.ハンド乗算アルゴリズム
nビットましょう被乗数と乗数は小数点で表現されます
被乗数[X]オリジナル= XF。XN-1 ... x1x0
乗算器[Y]オリジナル= YF。YN-1 ... y1y0
プロダクト
[Z] =原（xf⊕yf）+（0 XN-1···x1x0）（IN-1 0 ... y1y0）
ここで、XFはYFは、乗算器のシンボルである、被乗数サインです。
動作ルール（1）符号の生成物：N負数イソ乗じた数で乗算されます。
（2）手動操作：
設定X = 0.1101、Y = 0.1011
人々は時のマシンとの違いのアルゴリズムを使用しました。
（1）機械、典型的には唯一のNビット長、2つのnビットの乗算を2Nビットの積であってもよいです。
（2）は、2つのオペランドが加算nビット演算の積を加算する加算器を行うことができませんでした。
固定小数点マシンの2適切な形態
以下のフォームに書き換えX・Yを追加するための2つのオペランド加算器を適合させるために：
この式によれば、括弧が順次内部蓄積から外側にずらし、式中の異なるレベルで発現されてもよいです。
被乗数Xに設けられたnビットの固定小数点一般的には、yの乗算器は、正の1未満です。
X = 0.x1x2 ...... XN <1
Y = 0.y1y2 ...... <1であります
漸化式を形成します
3.フローチャート乗算元のコード
高塩基増殖：
乗算は、上述のビットのみによって検査されます。また、かどうかKビットのバイナリビットをチェック？K = 2、C = A×Bの例に
これら2つのビットは00、プラス0の場合
これらの2ビットは01、プラスAである場合
これらの2ビットが10、2A 2A = 4A-2Aである場合にプラス
これらの2ビットが11である場合には、図3A 3A = 4A-Aを追加
これらの2ビットが11である場合、部分積は、2つによって権利を有しているので、保存Aは、図4（a）は、低い充填時間であることが、プラス元数4AはなりプラスA
どのように私はそこに動作している。4（a）を知っていますか？
10又は11の2ビットは、図4Aを追加
高速多重部材 - アレイ乗算器
従来の設計に適したハードウェア乗算器は、「シリアル・シフト」方法と「同時追加」の組み合わせで
、この方法は、多くのコンポーネントを必要としません。
遅いシリアル方式の後、しかし、行って少なくとも1回の乗算が行われるn回は追加の時間は、
調達高速科学技術の乗算のための要件を満たしていません。大規模集積回路の出現以来、高速セルアレイ乗算器は、様々な形のがあったされて入ってきた
パイプライン化されたアレイ乗算器
、彼らは偉大な速度を提供し、並列乗算器に属しています。次のようにアレイ乗算演算処理です。
まず：乗数の桁は、被乗数我々は直接場所を配置の値1です。適切に作動後の位置は、乗算器の最初の数ビットで行われ、被乗数の位置に置かれます。
第二：乗数の桁がゼロのとき、私たちは部分積として、適切な位置0を配置することができます。
第三：私たちは、ハードウェアで実装するANDゲートを使用して、計算乗算にペンと紙を使用しています。例えば：1000×1、乗数と被乗数に各個人の1が運転をしなければならないビット、1000の結果は、私たちが望む結果です。私達がちょうど私たちが望むの乗算を完了するためにドアを使用することができていることが分かります。
第四：操作の完了後に一部の製品は、乗算演算の最終結果の追加を完了するために使用されています。
4点の上記の説明は、我々は、固定小数点乗算器回路が記載されて説明するために最も簡単で直感的な方法を使用することができます。私たちは、AND演算を使用して部分積を行い、全加算器（全加算器）の使用は、部分積の最終結果を計算します。図に示す5×5固定小数点乗数符号ビットアーキテクチャがあります。
シリアル加算器の利点の1分析
•DOESは、簡単なデバイス、ハードウェアアーキテクチャの多くを必要としません。
少なくともn回加算演算である乗算演算時間を実行する•遅すぎます。
その結果、すべての乗算演算の約3分の1、以来、高速乗算部材が必要です。
2.アレイ乗算器の符号なし
これは、A = AM-1 ... A1A0、B = BN-1 2進符号なし整数を提供... b1b0
これらの値はすなわち、aとbのとおりです。
（1）算出方法は、プロセスに使用されます。
（2）アレイの符号乗算ロジックブロック図無し
符号なし乗算のビットの（3）5×5アレイは、論理回路ではありません
3.アレイ乗算器の符号なし
（1）2補数回路
例1：1010補数。
例2：1011補数。
方法：
右端番号A0の開始から、右から左へ、それは最初の「1を見つけるまで
」、例えば、= 1、0≤i≤n愛。従って、AIビットへの各入力は、左、即ち、ネゲートされている1 0 1に、0。
補完する2回路
乗算器アレイ（2）記号Aと
（3）構造：
補体乗算ステージをまだ補完アレイ乗算記号を含みます。
このような論理構造では、3つの補体制御の合計を使用して：
•2つのフロント補数演算子が作用している：
乗算は正の整数になるため、符号なし乗算器アレイ（コア部材）、2つのオペランドAおよびBの前に。
•補数オペレータが作用している：
2つの入力が矛盾シンボルオペランドである場合、演算結果を符号付きの数に。
必要補体操作後、AとBのコード値は、n×nビットの符号なしアレイ乗算器に供給され、それによって2Nビットの積を生成しています。
A・B = P = P2N-1 ... p1p0 P2N =an⊕bn請求P2N符号ビットです。
第三に、分割点
分割アルゴリズム設計
有するnビット固定小数。
元のコードである配当X、[X]オリジナル= XF。XN-1 ... X1のX0
元のコードである除数Y、[Y]オリジナル= YF。YN-1 ... Y1 Y0
元のコードであり、商業的にQ = X / Yは、存在する[Q] =オリジナル（xf⊕yf）+（0 XN-1···x1x0 / 0.yn-1 ... y1y0）
•の記号計算QF =xf⊕yfオリジナルコード乗算と同じ。
•事業の数値演算部は、本質的には、2つの正の動作の商です。
1.手数算出ステップ
例：配当X = 0.1001、除数Y = 0.1011、模造小数点除算、X÷Yの手数を求める処理をしましょう。
X÷Y得られた商Q = 0.1101、残りはR = 0.00000001です。
2.別のマシンの操作とハンド数
オリジナル符号分割
同じ結果と手計算が、残りの残りの部分は真実ではない
、
マルチライド2N、正しい剰余、すなわち、2N×RNであるべきである：0.00000001
（1）コンピュータでは、小数点は固定され、単に手のアプローチを使用して計算することができません。機械操作を容易にするために、
除数Yは、（X 2に対応する）、左のための残りの部分と配当を固定しました。
（2）剰余が正であれば、マシンは暗算ではないだろう、私たちはまず、減算する必要があり、彼らはカットに十分に知っていた;残りは、知っているカットに十分な負の場合。残りは、元のカットがダウンして業務を継続するために十分ではありません復元する必要があります。この方法では、回復剰余法と呼ばれています。
（3）は、元余りを復元するには、プラス限り現在の除数の残りの部分とすることができるように。しかしながら、分割プロセスは工程数が固定されていない実行され、したがって、制御が複雑であるように、剰余を復元します。
実際には、一般的にも、加算と減算の代替方法として知られている、非回復方法を使用します。十分な保存、残りの部分剰余シンボルを回復する必要がない場合には運転中に特徴付けすることは、操作が下向き継続するかもしれないが、ステップの固定数、制御が簡単です。
3.剰余法を復元
十分に減少し、配当、サプライヤー1の数を減じ;ないときは、商業的に保存0。
プロバイダ0:00そうでない場合は十分に引くことができないの減少が、今0:00裁きのビジネスかどうかなど、次の操作を修正することができるようにするために、除数が減少している、残りを回復失う除数に戻って追加されている必要があります。これは「
回復余り方法
。」
[実施例1] X = 0.1001、Y = 0.1011、使用X / Y-復元する方法を見つけます。
溶液：[X] =オリジナル[X]補体= X = 0.1001、[Y]フィル= 0.1011、[-y] = 1.0101補数
最後の残りは2 ^を乗じなければならないので、以上2 ^ n個の等価を乗じたnビットの商の後に得られた2だけ左残りのたびに相当、、、（ - N）が正しい値です。
従って：[Q] =オリジナル01101余り[R4] 0 =オリジナル。
0000
0001
4.減算交流法（非回復法）
上記復元ステップの数の分割は固定されないように、残りを復元する処理を、制御が複雑であるからです。これは、実際に使用される
減算代替方法を。
特徴：十分な保存操作プロセスは、操作、手順のように固定された数をダウンし続けるために、残りの部分を復元する必要があるが、余りの符号に応じたときの状況が発生し、制御が簡単です。
運用ルール：
剰余が正の場合、残り商1は、1つの、控除の数を残しました。
剰余が負の場合、商は0、余りは、1個、プラス除数を残しました。
[実施例2] X = 0.1001、Y = 0.1011、X / Y代替加減算方法策を見つける：[X]オリジナル= [X]補体= X = 0.1001、[Y]フィル= 0.1011、[ - y]のアップ。 = 1.0101
[実施例3] X = 0.1011、Y = 0.1101、X / Y代替加減算方法策を見つける：[X]オリジナル= [X]補体= X = 0.1011、[Y]フィル= 0.1101、[ - y]のアップ。 = 1.0011
元の符号分割フローチャート減算交互
代替方法の減算原則原始的な論理図
アレイデバイダ
除算器アレイは、並列演算部、大規模集積回路の製造です。以前のシリアル除算器と比較して、分周器アレイは、より少ない制御ラインを必要とし、十分高速動作速度を提供することができます。
様々な形分周器のアレイがあります。
非復元除算器アレイと
除算器アレイと同じように補完します。
1.制御可能な加算器/減算器（CAS）ユニット
パラレルロジック・アレイのためのパイプライン分割。
関係CAS入出力部で表される論理式の組として使用することができます。
SI =Ai⊕（Bi⊕P）⊕Ci
CI + 1 =（A + C）・（Bi⊕P）+ AICI
•場合P = 0、我々は式の全加算器（FA）に精通しています。
シリコン=Ai⊕Bi⊕Ci
CI + 1 = AiBi + +ここでむち
•P = 1の場合、式を有する差分する場合：
入力呼ばボロー入力CI、CI + 1ボロー出力と呼ばれる：減算場合。
内部回路部CASの実際の実現を説明するために、式
SI =Ai⊕（Bi⊕P）⊕Ci
CI + 1 =（A + C）・（Bi⊕P）+ AICI
変換され、フォームを得ることができます。
これら二つの表現では、3のそれぞれが達成される（インバータ含む）組み合わせ論理回路を使用することができます。従って3T CASユニットの基本ユニットのそれぞれの遅延時間。
2.ない復元剰余除算器アレイ（分割、また、減算交流法と呼ばれる非回復のアレイ。）
•数（RI≥0）が正の場合、残りは、サプライヤー「1」、次の減算演算、算術減算を補完するが、その場合、2に実装されている。アレイの非復元分割で
[XY]補体= [X]補体+ [-y]まで。
•剰余が負である（RI <0）、商「0」次回は、加算演算を行います。
•各操作の後、あなたは残りの部分を完了したいが除数の加算や減算を行い、その後、1を左;•一緒に加算することによって符号の2位でサインインします。
例：X = 0.101001、Y = 0.111は、÷X Yを見つけます。[-Y]補体= 1.001
例：X = 0.100101、Y = 0.101は、÷X Yを見つけます。[-Y]補体= 1.011
•xが6ビットの配当小数（ダブル長さの値）です。
X = 0.x1x2x3x4x5x6
これは、入力垂直線と提供右端に対角線上にトップラインから構成されています。
•yは3つの小数点以下の桁数の約数であります
Y = 0.y1y2y3
これは、対角方向で、この配列の中にあります。これは、次のとおりです。
必要な数の除算の余りの左側部分には、以下の同等の操作を代わりに使用することができる：レットの残りは右斜めと除数に、すなわち静止状態に保持しました。
•初期動作のトップ行はしばしば減算を行います。従ってPの上部行の制御線は「1」に固定されています。
補完•算術減算は、2に初期キャリー入力として使用されるCASセルの右端に、フィードバックラインを実装しています。
各行のセル左端のキャリー出力は、ビジネスの価値を決定します。
ビジネスの次の行に現在のフィードバックは、我々は次の行の動作を決定することができるであろう。
現在の部分剰余の符号のキャリーアウト信号を示すために、したがって、加算または減算される次の行の動作を決定します。
図から分かるように、アレイ分流器は、制御可能な加算器/減算器（CAS）とのアレイで構成され得ることを意味します。
一般の場合に拡張：
二つの数字（被除数と除数）が正の動作であることを特徴とする請求交互分割（N + 1）2番目のCAS単位の減算により、（N + 1）ビット配列に加えて、（N + 1）ビット。Nビット仮数の数です。
以下のための非回復除算器の配列、
動作中：
•各ラインに沿ってキャリー（またはボロー）伝播を有します。
•同時に、彼らはチェーンがシリアル接続で運ぶすべての行に。
•各単位セルのCAS遅延時間が3Tです。
したがって、nビットの非復元アレイ分割器によって2nビットを、細胞の数は、（N + 1）2、除算の実行時間が最大の場合に考慮信号遅延
TD = 3T（N + 1）
^ 2 ここで、nビットの仮数部の数です。
