図1に示すように、送信インタフェース
例としてLVDS FPGA相互接続2、V72データ伝送にV71で
| インターフェース | I / O | 定義 | |
| V71 | V71_V72_TRAIN_P | 私 | 送信開始フラグ |
| V71_V72_TRAIN_N | 私 | 送信開始フラグ | |
| V71_V72_LVDS_CLKP | ザ・ | LVDSは、クロックをエコー | |
| V71_V72_LVDS_CLKN | ザ・ | LVDSは、クロックをエコー | |
| V71_V72_LVDSP | ザ・ | の実際のニーズに応じてデータ線の数 |
アンFPGA LVDS伝送
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転載: blog.csdn.net/baidu_25816669/article/details/100041906
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