基本のverilog

1. 基本的な出力ポートゲートプリミティブはポートリストの前に記述する必要があります、基本的なゲートプリミティブの例は、オプションの仮名（命名することはできません）。
2. nは入力プリミティブ：
3. 識別子の大文字と小文字を区別し、大文字、小文字、数字、下線（_）と$の組成物; *変数は、最初の文字だけが文字であるか下に線を引きます。
4. フォーマット・インジケータは、感受性（B、O、D、H）の場合ではありません。
5. 識別子に加えて、説明テキストは、スペースを自由に使用することが可能。
6. 任意のプリミティブまたはネストされた実施形態を持っているわけではありません。
7. ベクターとして表現Verilogのベクトル[最高：最低]選択インターバル未知数Xオリジナルの範囲外に返された場合、発現は、いくつかの間隔を選択することができます。
8. 共通の回路機能検証方法である：論理シミュレーションとフォーマル検証（励起波形を介して回路、監視回路の論理シミュレーション波形決意に適用される）（大規模で複雑な回路のために、複雑な数学的な引数を介して回路の機能を実証するために）。
9. ネットのすべてのタイプは、シミュレーションの開始時に割り当てられtriregは、x（関連切替レベルモデル）である以外は、Zです。
10. Xに割り当てられたREGレジスタ型の変数を開始します。
11.  ？UDP入力が0またはXであり得る表現。
12. UDP出力タイミングは、REGとして宣言する必要があります。