Verilogモジュールの一部を防ぐためには、ディレクティブのエディタを統合されています

//シノプシスTRANSLATE_OFF

Verilogのモジュールは無視文の一部であることを

//シノプシスTRANSLATE_ON

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転載: www.cnblogs.com/summerpine/p/11460258.html