vivado 3件の投票シミュレーション

アウトライン

vivadoソフトウェアの使用を見てのverilogで、次の3つの多数決回路シミュレーション。

設計ドキュメントの作成

まず、あなたはプロジェクトの始まりで新しいインターフェイスを作成するために、新しいプロジェクトを作成することができ、それはまたできるfile-->project-->new...新しいプロジェクトも

[次へ]をクリックします

次に、ファイルに名前を付け、最もよく知られているイタリアの名を参照してください

フックがフックできるように、最初に我々は、プログラムを介してソースファイルを追加する必要はありません

対応するデフォルトの選択装置と同様に

新しいプロジェクトの成功の上に[完了]をクリックします

3つのファイル、すなわち制約ファイル、新しい最初のソースファイルソース（デザイン）ファイル、シミュレーションファイルの新しい右半分として、パネル内のプラスソースをクリックします。

あなたがデザインファイルの名前のみを設定することができ、ファイルのファイル名、パス、および言語設定を作成するにはクリックしてください。

[完了]をクリックします。

ここでは、入力および出力ポートの設定ファイルを設定したい、我々はこのセットに、あなたはまた、独自のコードを書くことができます。

ソースパネルでは、私が準備されていたそのソースコードを参照するファイルをダブルクリックし、応じてctrl Sソースファイル、保存、エラーファイルが表示されない、それはコードを書くことが正しいことを示しています

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モジュールsrbj（入力A、入力B、入力C、出力d ）; ; | A＆C | B＆C D = AとBを割り当て ENDMODULE

エラーの例：

左側をクリックしてRTL ANALYSIS、関連する論理図を生成することができ、論理的な問題があるかどうかを確認してください

シミュレーションファイルを書きます

同様に、入力および出力ポートを設定することなく、新しいシミュレーション・ファイル、

次のようにコードを書きます

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srbjsimu Module1を、 REG A、B、C; // 3つのレジスタ ワイヤD; srbjのSL（A、B、C、D）; // 3つの投票ソースファイルオブジェクトがインスタンス化 イニシャル 開始 A = 0、B = 0。 = C 0; //初期値0 エンド 常に＃10 {A、B、C} = {A、B、C} + 1; //すべての遅延10、0-7で、すなわち、ABCに追加されることを間循環 ENDMODULE

左をクリックしてRUN　Simulation、シミュレーション結果を表示します

適切なビューに調節することができるよう二つのボタンをクリックします

図は、次の手順を実行し、フレームは黄色ドラッグすることにより、入力と出力の時間のそれぞれの位置を見ることができます。