VerilogHDL学習

1番のVerilog HDLプログラムの構造

1. 基本設計のVerilogのハードウェア記述は、モジュール単位であるモジュール

2. 複雑な電子回路が主に実行するモジュール間の呼び出しを接続することにより構成され、Verilogのモジュールは、キーワードに含まれるであろうENDMODULEモジュール間。

3. Verilogのモジュールは、（入力および出力ポートを提供することができるC言語と同様に機能し、呼出しモジュールの他の実施形態であってもよい。この点でC ++クラス・インスタンス・オブジェクトのようことが理解されるであろう）

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2号Verilogのプログラム構造

ポート定義		データ型説明	定義されたロジック機能
入力		ワイヤー	割り当てます
出力...		パラメータ...	関数 ...

3番モジュール宣言とモジュールポート定義

module <module_name>(port_name1,...port_namen);
    .
    .
    .
endmodule

例：

module test(a,b,c,d,e,f,g,h);
    input[7:0] a;       //没有明确的说明，网络是无符号的
    input[7:0] b;
    input signed[7:0] c; 
    input signed[7:0] d;//明确的网络说明，网络是有符号的
    output [7:0] e;
    output [7:0] f;
    output signed[7:0] g;
    output signed[7:0] h;
    wire signed[7:0] b; //从网络声明中端口b继承了有符号的属性
    wire [7:0] c;       //网络c继承了来自端口的有符号属性
    reg [7:0] g;        //从寄存器声明中端口f继承了有符号的属性
    reg signed[7:0] f;  //寄存器类型的g继承了...的有符号属性
endmodule

2019.7.7.21.08
Crf.Kevin