各クワッドは、2つのLCベースのPLLが含まクワッドPLL（qpl0とQPL1）と呼ばれます。任意QPLLは、4つのチャンネルのシリアルトランシーバに同じを共有するが、他の4つのチャネルで共有することができません。速度は動作範囲CPLL作動チャネルにおけるライン上にある場合、QPLL0 / 1を使用する必要があります。gtye3 / 4_commonプリミティブカプセル化gty qpll0 / 1、およびQPLLを使用するときにインスタンス化されなければなりません。
チャネル移動は16.375ギガバイト/秒を超えると、QPLL0はGTREFCLK0、QPLL1必要GTREFCLK1しなければなりません。クワッドTxおよびRxクロック分周器ブロックの同じチャネル内の各トランシーバのQPLL0 / 1シリアル出力を使用し、シリアルおよびパラレルデータクロックPMAおよびPCSブロックの生成を制御するための基準クロックを提供します。
2-13概念図QPLL0 / 1のアーキテクチャを示す図です。入力クロックは、係数mで割って位相周波数検出器に供給される前に。VCOの乗算判定帰還分周比N。線速度のために、nが小数部分を追加することよりも効果的な要因との組み合わせであるフラクショナルN分周器をサポートする未満28.1ギガバイト/秒です。QPLL0 / 1
出力周波数がQPLL [0/1] CLKOUT_RATE設定に依存します。QPLL [0/1] CLKOUT_RATE半分に設定されている場合、VCOの出力周波数は半分の周波数です。FULL、VCOの出力周波数と同じ周波数に設定した場合。ロック・インジケータ比較基準クロックとVCOフィードバッククロックは、周波数ロックが達成されたか否かを判断します。
QPLL0 / 1 VCOは、二つの異なる帯域で動作します。表2-12は、バンドの定格動作範囲を説明しています。詳細については、ウルトラスケールおよびウルトラスケール+機器のデータシートを参照してください
アプリケーションの要件に基づいてQPLLを提供し、適切なバンドをウィザードと選択します。
式2-3は、PLL出力周波数（GHz）を決定する方法を示します。小数部分を無視して28.1ギガバイト/秒、より高い線速度のために。
式2-4は、ラインレート（GB / s）を決定する方法を示します。DのTXまたはRXチャネルクロック分周器ブロックの値を表します。D効果的な設定、45ページの表2-9を参照してください。
式2-5は、2-3小数部所与帰還分割式を決定する方法を示します。
例えば10.3125G、Fpllclkin = 64.453125M、N = 160、M = 1、QPLL_CLKOUTRATE = 2、D = 1です。
fpllclkout = 64.453125 * 2分の160 = 5.15625G
flinerate = fpllclkout * 2 / D = 10.3125G
