デジタルIC筆記試験千問の解答四肢択一問題(2)

序文

筆記試験問題まとめは、秋採用で出題される可能性のある問題をまとめたものであり、問題を解くことが目的ではなく、問題を解く過程で自分なりの抜け道を発見し、基礎を固めることが目的です。

質問結果および解説はすべて筆者によるものです回答は極めて主観的なものです間違いがあればコメント欄でご指摘ください情報はデジタルIC関連の公的アカウント「Digital IC Workers」などから集計しています、Niuke.com などの Web サイトからの実際の質問、オンライン筆記試験、実際の質問と面接の転写。

        更新を続ける (2023.9.25) この記事には、単一選択問題 270 問、多肢選択問題 106 問、穴埋め問題 16 問、正誤問題 17 問、短答問題 72 問、論理的推論問題 3 問が含まれています。 8 C言語Pythonスクリプトプログラミングの質問Tao 。
この記事で著者が提供するすべてのコードは API として記述されており、ソフトウェアに直接コピーしてコンパイル、実行し、結果を得ることができます。

        疑問点も多く、過去の分析や強力なChatGPTを使用しても間違いは避けられませんので、間違いを見つけた場合は、お気軽にコメント欄で議論してください。

        さらに、個人的なことも少しあります~: この瞬間、私は与えなければならないと感じています...

デジタル IC 筆記試験の 1,000 問の解答の総単語数は 150,000 以上に達しており、Web ページはコーディングでひどく行き詰まっているため、メンテナンスを容易にするために複数の部分に分割されています。デジタルIC筆記試験千問の解答四肢択一問題(1)
デジタル
 IC筆記試験千問の解答四肢択一問題(その2)
デジタルIC筆記試験千問の解答選択問題（その3）
デジタル（その4）
デジタルIC筆記試験数千問の解答判定問題（5）デジタル IC 筆記試験の数千の問題の解決策
 - 短答問題 (6)
デジタル IC 筆記試験の数千の問題の解決策 - 論理的推論 (7)
デジタルIC 筆記試験数千の問題の解決策 - プログラミング && スクリプティング ( 8)

複数の選択肢の質問

201. コードと検証アクティビティの品質を保証するために、通常どのような統計が収集されますか ( )

A. シミュレーションカバレッジとフォールトカバレッジ
B. 関数カバレッジとラインカバレッジ
C. コードカバレッジと関数カバレッジ
D. ロジックカバレッジと反転カバレッジ

答え：C.

202. 高周波数クロック領域（クロックサイクルごとに変化する）のデータが低周波数クロック領域に転送される場合、どの同期方法が正しいですか? ( )

A. 同期にハンドシェイク信号を使用する
B. 非同期 FIFO を使用する
C. 同期 FIFO を使用する
D. 同期に 2 ビートを使用する

答え：B. 高速クロックのデータはサイクルごとに変化するため、低速クロックではパルスストレッチを通じてすべてのデータを捕捉できないため、非同期 FIFO を使用してデータをキャッシュします。

203. 一連のシリアルエンコード規則は次のとおりであることが知られています. エンコードされた信号は前回のクロックエンコード前のレベルと同じであり、これを 1 で表します. 前回のクロックエンコード前のレベルと異なるレベルまた、エンコード後の信号は出現できず、連続する 6 つのクロックは同じレベルになります (ビットを挿入する必要がある場合、このビットはエンコードされた信号を反転するためのものです)。エンコードされた信号が最初はローレベルであると仮定すると、バイナリシーケンス 01010011111110010 のエンコードされたバイナリコードは ( )

A. 110010000011110110
B. 110010000001111010
C. 001000001111010100
D. 上記はどれも正しくありません

回答: D. この質問のルールに従ってください。コードを 3 つ書きます。最初の 3 つがすべて 0 の場合は、D を選択できます。

204. Verilog HDL の数値について、次の数値 ( ) のうち最大のものを求めてください。

A、8'b1111_1110
B、3'o276
C、3'd170
D、2'h3E

答え: A. トラップがあります。オプション A のみ 8 ビットです。

205.次のコードはどのような回路を表しますか? ( )


always @(posedge clk or negedge rst_n)begin
    if(rst_n==1'b0)
        a<=1'b0;
    else if(b>1'b0)
        a<=b;
end

A. ラッチに統合
B. 同期リセット付き D フリップフロップ
C. 非同期リセット付き D フリップフロップ
D. 組み合わせロジック

答え：C.

206.D フリップフロップ: Tsetup=3ns、Thold=1ns、Tck2q=1ns、この D フリップフロップの最大動作クロック周波数は ( )

A、1GHZ
B、500MHZ
C、250MHZ
D、200MHZ

答え：C. セットアップ時間とホールド時間は要件 (Tcycle >= 4ns) を満たすようにします。ここで、Tck2q=1ns は Thold のサイズとまったく同じです。Thold を 2ns に変更すると、最小 Tlogic が 1ns のトラップが非表示になります。この質問の方が良いでしょう。

207. 検証環境の再利用性を向上できないものは次のうちどれですか ( )

A. マクロ定義を使用する
B. インデックスファイルへの絶対パスを使用する
C. オーバーロードにファクトリを使用する
D. 接続にインターフェイスを使用する

答え：B. 環境を変更すると絶対パスの使用は機能しないため、再利用には適していません。

208. 組み合わせ論理回路の競合リスク現象は ( ) によって引き起こされる

A. 回路に遅延がある
B. 回路に複数の出力がある
C. 回路が単純ではない
D. 論理ゲートの種類が異なる

回答: A. 競合リスクは、さまざまな組み合わせロジック遅延とさまざまな到着ロジックゲートによって引き起こされるグリッチ問題です。

209. Task ステートメントと Function ステートメントに関して、次のうち間違っているものはどれですか ( )

A. 関数では、タスクを呼び出すことができます。
B. 関数には少なくとも 1 つの入力変数があります。
C. 関数には戻り値が必要です
。 D. タスクには戻り値があります。

答え：D. タスクには戻り値を含めることはできません。オプション A: 関数は遅延なくタスク関数を呼び出すことができます。

210. デジタル回路設計において、どのような汚い方法でも競争とリスクテイクの現象を排除することはできません ( )

A. 論理リスクを排除するために冗長項目を追加する
B. クロック周波数を下げる
C. グリッチを回避するためにストローブ信号を追加する
D. グリッチを排除するためにフィルターコンデンサを追加する

答え：B. 競争力のある冒険は組み合わせ論理の概念であり、時計とは何の関係もありません。

211. コードカバレッジについては、( ) が正しい説明です。

A. コードカバレッジにはトグルカバレッジは含まれません
B. コードカバレッジにはラインカバレッジが含まれます
C. コードカバレッジには関数カバレッジが含まれます
D. コードカバレッジが 100% に達すると、検証が十分に完了し、検証を停止できることを示します

回答: B. コードカバレッジにはラインカバレッジが含まれます。これは、以下ではパスカバレッジとも呼ばれます。

コードカバレッジには主に次のものが含まれます。

行カバレッジ: コードの総行数に対する、実行されたコード行の割合を指します。

ブランチカバレッジ: if ステートメントや switch ステートメントなどのブランチ構造でカバーされるすべての可能な実行パスの割合を指します。

条件カバレッジ: カバーされるすべての可能なブール式値の割合を指します。

パスカバレッジ: 実行されたコード内のすべての可能なパスの割合を指します。

Toogle Coverage: Toogle Coverage は、どの単一ビット変数が 0 または 1 の値を持つかを測定し、コード内の信号の 0 から 1 および 1 から 0 の反転を示します。

6. 有限状態マシンカバレッジ (FSM カバレッジ): 有限状態マシンカバレッジは、状態マシン内のどの状態および状態遷移が訪れたかを測定します。ステートマシン内の各状態のカバレッジを示します。

212. UVM の次の記述のうち、間違っているものはどれですか ( )

A. connect_phase の実行はトップダウンです
B. replace_phase は main_phase の前に実行されます
C. オブジェクトは build_phase で生成できます
D. build_phase の実行はボトムアップです

答え：A、D。(テスト用紙からの抜粋は単一選択ですが、ブロガーはこの質問が複数選択であると信じています)

選択肢 A は間違っています。connect_phase の実行順序は下から上であり、最初にドライバーとモニターの connect_phase が実行され、次にエージェントの connect_phase が実行されます。

オプション B、reset_phase は、build_phase の後、main_phase の前に実行されます。

オプション C の raise_objection メソッドは、build_phase および run_phase で使用できます。

選択肢 D は間違いです。build_phase の実行順序は上から下で、まず my_case の build_phase を実行し、次に env、agent などを実行し、レイヤーごとに実行します。

213. 非同期リセットについて、( )の記述が間違っています。

A. デジタル設計では、同期的にリリースするために非同期リセットがよく使用されます
。B. 非同期リセットはリソースを節約できます。C. 非同期リセットの
使用は、タイミング解析に有益です。D.
非同期リセットはグリッチに非常に敏感で、耐干渉能力が劣ります。

答え：C. 非同期リセットはグリッチの影響を受けやすく、特にクロックドメインをまたぐ場合、非同期リセット信号を同期する必要があるため、タイミング解析には役立ちません。

214. 動的配列とキューに関して、誤った記述は ( )

A. 動的配列はスペースを解放するために削除関数を呼び出す必要があります
B. キューが展開されると、sv は自動的にスペースを割り当てます
C. 動的配列と動的キューは new[] を使用してインスタンス化されます D.
キュー関連関数には、pop_front が含まれます() と Push_back() です。

答え：C. 動的キューのようなものはなく、キューは新しい関数を使用せず、組み込みの Pop_front 関数と Push_back 関数を使用します。

215. 入力クロック 100MHz、出力クロック 70MHz、入力データパターンが固定の FIFO 設計があり、そのうち 1000 クロックのうち 700 クロックが連続データの書き込みと送信を行います。FIFO のアンダーフロー/オーバーフローを回避するには、FIFO の最小深さはどれくらいですか ( )

A、360
B、1170
C、420
D、270

答え：C. 読み取り速度と書き込み速度は一貫しており、FIFO がオーバーフローすることはありません。Back to Back 送信で 1400 個のデータを連続して書き込み、このときに 980 個のデータを読み出すとします。FIFO の最小深さは 420 です。

216. チップ内の GPIO に関する記述が間違っています ( )

A. GPIO には一般に 0 状態と 1 状態のみがあり、ハイインピーダンス状態はありません
B. GPIO ピンは一般に多機能です C.
GPIO は入力インターフェイスとして使用される場合にバッファ機能があります
D. GPIO は出力インターフェイスとして使用する場合のラッチ。

答え: A.

GPIO は、入力モードで入力イネーブルおよびハイインピーダンスに設定されているなど、特定の状況下でハイインピーダンス状態に設定されることがあります。

217. AHB プロトコルに関する次の説明のうち、間違っているものはどれですか ( )

A. バースト転送は 1KB アドレス境界を越えることはできません
B. HRESP[1:0] には OKAY、ERROR、SPLIT、および RETRY があります
C. バースト転送にはシングル転送、固定長転送、および可変長転送が含まれます
D. 読み取りおよび書き込み操作では 1 ビートクロックのみが維持されます

答え：D. バスがハンドシェイクを待っている場合、アドレスは引き続き維持されます。

218. クロスクロックドメインデータ転送の基本方式に属さないものは次のうちどれですか ( )

A. 信号パスに絶縁を挿入する
B. FIFO を使用する
C. マルチレベルトリガーバッファを使用する
D. ハンドシェイクプロトコルを使用する

答え: A. オプション A で説明した分離は、クロスクロックドメインデータ転送における非同期リセット/クロックなどの問題を解決するためによく使用されます。1 つのモジュールが 1 つのクロックドメインで動作し、別のモジュールが別のクロックドメインで動作し、2 つのクロックドメイン間に共通のクロック信号がない場合、非同期信号伝送の問題が発生します。このとき、信号パスに分離回路を挿入して、2 つのクロックドメイン間の信号を分離し、伝送の正確性を確保できます。

219. 以下は、特定のファウンドリが提供するファイル拡張子が付いたライブラリファイルです。法定電圧および周囲温度の範囲内で、内部信号速度が最も速い状況は次のどれですか ( )

A、SS_-40℃
B、FF_-40℃
C、SS_125℃
D、FF_125℃

答え: B、高速コーナー。

220. 以下の Verilog 演算子の正しい優先順位は、高いものから低いものまで ( ) です。

あ、&、|、&&、^、!
B、^、！，&，|，&&
C、！，|，&，&&，^
D，！，&，^，|，&&

答え：D.

221.タスクフェーズ（）に属するフェーズは次のどれですか

A、接続フェーズ
B、ビルドフェーズ
C、レポートフェーズ
D、リセットフェーズ

答え：D.

222. 以下は多ビットデータバスのクロックに対して非同期処理できません( )

A. グレイコード
B. レジスタ同期
C. FIFO
D. Dmux シンクロナイザ

答え：B. レジスタ同期では、複数ビット信号を同期できません。

223. 'uvm_do_on と 'uvm_do_on_with に関して、間違ったステートメントは ( ) です。

A. 対応するオブジェクトは使用前にインスタンス化する必要があります
B. どちらにも 3 つのパラメータがあります
C. 2 番目のパラメータは仮想シーケンサにすることができます
D. 最初のパラメータはトランザクションポインタまたはシーケンスポインタでなければなりません

答え：B.

uvm_do_on は、このトランザクションの送信に使用するシーケンサーを明示的に指定するために使用されます。これには 2 つのパラメータがあり、1 つ目はトランザクションポインタ、2 つ目はシーケンサポインタです。

uvm_do_on_with には 3 つのパラメータがあります。最初のパラメータはトランザクションポインタ、2 番目はシーケンサポインタ、3 番目は制約です。

224.正しい波形のセットアップタイミングチェックはどれですか?( )

A. T1
B. T2
C. T3
D. T1+T2

答え: A. セットアップ時間は、データが到着するまでに保持する必要がある時間です。

225.企業にとって少なくともコストがかかるのは、障害検出のどの段階ですか? ( )

A. ウェハ
B. パッケージ化されたチップ
C. ボード
D. システム

答え：D. テープアウト前のエラー修正のコストは最も低くなります。

226.次の式のうち、正しいものはどれですか?

A. a=4'df
B. C=3 'd8
C. B=5 'h1
D. d=3 'b2

答え：C. オプション A、10 進数に f はありません。オプション B、3 ビットは数値 8 未満を意味します。オプション D、バイナリには 2 はありません。

227.インターフェイスクラスに含めることが許可されていないものは次のうちどれですか?( )

A. 純粋な仮想メソッド
B. 型宣言
C. カバーグループ
D. パラメーター宣言

答え: A. インターフェイスには、パラメータ、定数、変数、関数、タスクを含めることができます。インターフェイスで要素の型を宣言することも、型をパラメーターとして渡すこともできます。カバーグループは、パッケージ、モジュール、プログラム、インターフェイス、またはクラスで定義できます。

228.システム Verilog で新しいコンストラクタが必要な配列は次のうちどれですか?

A. 多次元配列
B. 動的配列
C. 連想配列
D. キュー

答え：B. 動的配列を作成するには、コンストラクター new 関数を使用する必要があります。

229.次の項目のうち、デザインの力を低下させると考えられないものはどれですか? ( )

A. 高 Vt セルを使用します。
B. クロック周波数を高めます。
C. クロックゲーティングを追加します。
D. 供給電圧を下げます。

答え：B. 高 Vt ライブラリを使用すると、電流が小さくなり、消費電力が削減されます。オプション C のゲートクロックは、消費電力を削減します。

230.入力データがクロックのトリガエッジで安定するまでに必要な時間________は、「セットアップ時間」として知られています。( )

A. 前
B. 最中
C. 後
D. 上記すべて

答え: A. セットアップ時間は、クロックの立ち上がりエッジが到着するまでにデータが変更されないままにしておく必要がある時間を定義します。

231.以下の回路でローカルスキューを計算する方程式はどれですか? ( )

A. パス 1-パス 2
B. パス 3-パス 2
C. パス 3-パス 1
D. パス 4-パス 2

答え：B. スキューはグローバルスキューとローカルスキューに分けられます。ここでのローカルスキューとは、デザイン内の 2 つの関連するレジスタのレイテンシの差の最大値を指します。

参考ブログ：クロックスキュー総合クロックツリー_IC Pioneer’s Blog-CSDN Blog

232.設計の最終段階（配線後）で最も優先度が高いのは次のうちどれですか?

A. セットアップ違反
B. ホールド違反
C. スキュー
D. なし

答え：B. ホールド違反は修復が最も難しいため、最優先されます。

233.テープアウトのサインオフのタイミングに使用できるツールは次のうちどれですか? ( )

A. Modelsim
B. Primetime
C. Redhawk
D. デザインコンパイラ

答え：B.

Modelsim: Mentor の RTL シミュレーションツール。

PrimeTime: PrimeTime (PT) は、Synopsys のサインオフ品質の静的タイミング解析ツールです。

Redhawk: RedHawk 解析融合テクノロジを統合した Synopsys の IC Compiler II は、設計者のフローにパワーインテグリティ解析および修復機能を導入し、物理設計ステップでサインオフ精度の結果を提供します。

デザインコンパイラ: Synopsys 論理合成ツール。

234. エンベデッドデザインプロセッサ自体の一部ではない次の基本インターフェイスは ()

A. シリアルポート
B. PCIE
C. パラレルポート
D. AD/DA

答え：B. エンベデッドデザインプロセッサによって提供される基本インターフェイスには、シリアルポート (UART)、パラレルポート (SDIO)、AD/DA およびその他のアナログインターフェイスが含まれますが、PCIE インターフェイスは含まれません。

235. 左図のシュミットトリガは右図の回路であることが分かり、電源電圧は10V、R1=10KΩ、R2=20KΩ、マルチバイブレータの回路パラメータはVDD=10V、R= 10kΩ、C=0.01uFの場合、この回路の発振周期は( )となります。

A. 0.2197ms
B. 0.4297ms
C. 0.1099ms
D. 0.3296ms

回答: 保存しません。

236.Linux システムで、U ディスクをシステムにマウントするために使用できるコマンドは次のどれですか（）

A. /dev/hda /mnt/udisk をマウントします
B. /dev/sdb1 /mnt/udisk をマウントします
C. /dev/fd0 /mnt/udisk をマウントします
D. umount -n /mnt/udisk

答え：B.

mount コマンドは、Linux システムの外部にファイルをマウントするために使用されます。

hda は通常、IDE インターフェイスを備えたハードドライブを指します。

最初のハードディスクの名前は /dev/sda、2 番目のハードディスクの名前は /dev/sdb というようになります。sdb1 は、このハードディスクのパーティション 1 を表します。

fdとはフロッピーディスクドライブのことです。

umount は、Linux ディレクトリに現在マウントされているファイルシステムをアンマウントできます。

237.増幅モードにおいて、このトランジスタについて正しいものは次のうちどれですか?（）

A. VC>VB>VE
B.VC<VB<VE
C.VB<VC<VE
D. VB>VC>VE

答え：B.

矢印は PN 接合の方向で、P から N を指します。

これはPNPトランジスタです

トランジスタのエミッタ領域はドーピング濃度が高く、ベース領域は非常に薄く、ドーピング濃度が非常に低くなります。採集エリアは広いです。

トランジスタが増幅状態にあるとき、エミッタ接合は順バイアスされ、コレクタ接合は逆バイアスされます。つまり、VE>VB>VCになります。

238. 次の図は CMOS インバータ回路を示しています。これは 2 つの強化された MOSFET、1 つは N チャネル構造、もう 1 つは P チャネル構造で構成されています。回路が機能するために必要な条件は次のうちどれですか?（）

A. VDD= (VTN-|VTP|)
B. VDD> (VTN+|VTP|)
C. VDD < VTN+|VTP|)
D. VDD= (VTN+|VTP|)

答え：B. 電源電圧 VDD は、2 つの真空管のターンオン電圧の絶対値の合計よりも大きくなります。

239.コンピュータネットワークの主な性能指標は何ですか? ( )

A. レート
B. 帯域幅
C. 処理能力
D. 遅延
E. 使用率
F. パケット損失確率

答え: ABCDEF。

コンピュータネットワークのパフォーマンス指標は次のとおりです。

レートレート

帯域幅帯域幅

スループット

遅延/レイテンシー

遅延帯域幅積

往復時間、RTT

利用

240. 以下に示す論理回路には次の論理式があります: ( )

A. X=A'B+CD'
B. X=B+A'CD
C. X=A'B+CD
D. X=A'+BCD

答え: カルノー図の簡略化。X =ABCD+A' =BCD+A'。

241.ブール代数 (A+C) (A+B+C) は ( ) に等しい

A. A+BC
B. A+C
C.AB+BC
D.A+B+C

(A+C) (A+B+C) =A+C+AC+AB+BC+AC=A+C

242.10進数46のグレーコードは何ですか? ( )

A.100011
B.101110
C.111001
D.111110

答え：C.

まず、46(D) のバイナリバージョン: 101110(B) を書き込みます。

バイナリ変換グレイコードの仕組み: グレイコードの最上位ビットはバイナリの最上位ビットと同じであり、グレイコードの他のビットは、バイナリの対応するビットと隣接する上位ビットのXOR演算によって取得できます。

assign Gray_value[ i ] = binary_value[ i ] ^ binary_value[ i + 1 ];

グレーコードは 111001、C を選択します。

243.X は、カルノー図に示されているように、任意の項を表します。簡略化された論理式 ( ) を見つけます。

A. AB+BC
B. BC+C'D'
C. B+C'D
D. AB+B'C'

答え：B. カルノー図を見ると、C'D'+BC という結果が直接得られます。

244. 次の組み合わせ論理回路のうち、図 ( ) に示す回路はどれですか。

A.NAND
B.NOR
C.AND
D.XOR

答え：D.

F=(((AB)'A)'((AB)'B)')'、それぞれ ((AB)'A)'=A'+B を計算します。((AB)'B)'=B'+A。したがって、F=((A'+B)(B'+A))' となります。

(A'+B)(B'+A)=A'B'+AB を否定し、F=(A'B'+AB)' となり、排他的論理和になります。

245. 図の論理回路では、FA は全加算器、LG は単一論理ゲートであり、F=0 の場合、出力は X3X2X1X0+Y3Y2Y1Y0、F=1 の場合、出力は ( ) となります。

A.OR
B.NOR
C.NAND
D.XOR

答え：D. 特別な値の方法では、最下位ビットのみが調べられます。

F=0の場合、Z0=X0+F+B=X0+Y0となります。つまり、F=0 の場合、B=Y0

F =1の場合、Z0=X0+F+B=X0+1+B=X0-Y0となります。つまり、F=1 の場合、B=-Y0-1 となります。

LG が XOR ゲートの場合、1 番目の条件が満たされ、2 番目の条件が満たされます。

2 番目の記事は、Z0=X0+F+B=Z0=X0+1+Y0'=X0+1+1-Y0=X0-Y0 です。ここでは 1+1 がキャリーします。

246. 図の論理回路において、A/B/C/Dの4つの入力の組み合わせでY出力が1になるのは何通りありますか? ( )

A.6
B.7
C.8
D.9

答え: A.

この種の質問では、最小項に関して Y 式を作成し、そこにある最小項の数を確認し、いくつかの組み合わせを使用して Y を 1 に等しくする必要があります。

Y=AB XOR(C+D)'=AB XOR C'D'。

A异或B=A'B+AB'。

つまり、Y=AB XOR C'D'=(AB)'C'D'+AB(C+D)=(A'+B')C'D'+ABC+ABD=A'C'D'+B 「C'D」+ABC+ABD。

Y=A'(B+B')C'D'+(A+A')B'C'D'+ABC(D+D')+AB(C+C')D

=A'BC'D'+A'B'C'D'+AB'C'D'+ABCD+ABCD'+ABC'D。

6種類の中からAをお選びください。

247. 図の回路において、表のような実験結果が得られる論理ゲート回路はどれですか? ( )

A.AND
B.NOR
C.NAND
D.XOR

答え：C.

質問が間違っています。最初と最後の行が間違っています。最後の行が ON ON 暗いとします。

真理値表は次のとおりです。

1	1	0
1	0	1
0	1	1
1	1	1

NAND ゲートの場合は C を選択します。

248. 図の回路では、D フリップフロップの PR と CLR が 0 で有効であり、VDD がオンになる前にコンデンサが完全に放電されていれば、次の記述は正しい ( )

A. 電源投入後、LED 点灯 S1 を押して放すと LED が消灯、再度 S1 を押しても LED は変化しない B. 電源投入後、LED が点灯. S1 を押して離すと
再び LED が点滅します S1 を押すと点滅が止まり LED が消灯します上記の動作を繰り返します
C. 電源投入後 LED が消灯します S1 ボタンを押したときS1ボタンを長押しするとLEDが点灯 S1を離すとLEDが消灯上記動作を繰り返す
D.電源投入後、LEDが消灯 S1ボタンを長押しするとLEDが点滅 S1ボタンを押し続けるとLEDが点滅を離すとLEDが消灯し、再度S1を押してもLEDは変化しません。

回答: 電源投入時、CLK の立ち上がりエッジを受けて D 端子が Q 端子に送られ、Q' が 0 となり LED が点灯します。S1 を押すと非同期リセットとなり、Q' が High になり、LED が消灯します。D 側のデータを Q 側に送信するための CLK クロックエッジがないため、その後 S1 を押しても無駄です。

PRN は非同期で設定され、出力 Q を入力 D に設定できます (出力 Q はすぐに入力 D になります)。

CLRN (CLR) は、出力 Q を 0 に設定する非同期リセットです。

249. カウント範囲が 0 ～ 9 の 4 ビットカウンタがあります。入力クロック周波数が 1MHz の場合、最上位ビットの出力周波数と正のパルスの幅はいくらですか? ( )

A. 出力周波数は 100kHz、正のパルス幅は 2us
B. 出力周波数は 100kHz、正のパルス幅は 5us
C. 出力周波数は 500kHz、正のパルス幅は 2us
D. 出力周波数は 500kHz、正のパルス幅は 8us

答え: A. 出力周波数は1MHzの1/10＝100kHzです。正のパルス幅は 2 サイクル、2us です。

250.単一選択肢: 次の FIFO とルールを考慮すると、アンダーフローまたはオーバーフローを防ぐために FIFO はどの程度の深さである必要がありますか?

ルール:

clk_A=25MHz;

clk_B=100MHz;

en_B は定期的にアサートされます: 期間は 4us、デューティサイクルは 25%

オプションを 1 つ選択してください

A. 100 エントリ
B. 75 エントリ
C. FIFO はいずれにしてもオーバーフローします
D. 10 エントリ

答え：B. en_B はデューティサイクルが 25% の信号であるため、読み取り速度と書き込み速度はまったく同じになり、FIFO がオーバーフローすることはありません。clk_A 周期は 40ns、clk_B 周期は 10ns です。en_B 期間は 4000ns で、そのうち 1000ns が High、3000ns が Low です。A が書き込みクロック、B が読み取りクロックであると仮定します。en_B が Low の 3000ns では、A は激しく書き込みます (3000/40=75)。次の 1000ns では、読み取り速度が書き込み速度よりも速くなります。Bを選択してください。

251. 乗算器が計算タスクを完了するのに 10 サイクルを必要とする場合、マルチサイクルを設定する必要があり、セットアップは 10 に設定され、ホールドは () に設定されます。

A、9
B、設定不要
C、10
D、1

答え: A. マルチ期間設定では、セットアップ期間は X で、ホールド期間は X-1 です。マルチサイクルパス: FF 間の組み合わせロジック遅延が 1 クロックサイクルより大きい場合、この組み合わせパスはマルチサイクルパスと呼ばれます。ほとんどの設計では、ホールドチェックが確実に行われるように、N マルチサイクルセットアップが N-1 マルチサイクルホールドに対応する必要があります。同じクロックで維持されないと、スラック違反が非常に発生しやすくなります。

252. 準安定状態は回避する必要があり、準安定現象は次の結果を引き起こす可能性があります ( )

A. システムの信頼性の低下
B. その他
C. 消費電力の損失
D. チップ故障の原因

答え：B.

253. 入力信号のビット幅 ) を仮定します。

A.16ビット
B.29ビット
C.15ビット
D.24ビット

答え: A. 特別な値を直接置き換えて、それらをすべて取り込むことができます。10'b11_1111_1111*5'b1_1111+14'b11_1111_1111_1111

254. SystemVerilog で、次の配列のどれが新しい操作 ( ) を使用しますか

A. 多次元配列
B. 動的配列
C. 連想配列
D. 圧縮配列

回答: 動的配列 (動的配列) は、SystemVerilog で新しい操作を使用する唯一の配列タイプです。そのサイズは実行時に調整でき、必要に応じて要素を追加または削除できます。動的配列を使用する場合、new 操作を使用して配列のメモリ空間を動的に割り当て、delete 操作を使用してメモリ空間を解放できます。

255. 合成回路の観点から見ると、コードの最初の部分はコードの 2 番目の部分よりも最適化されています。

最初のコード:


always @(posedge ck clk or negedge rst_n) begin
    if(~rst_n)
        D <= 1b0;
    else if(A & B)
        D <= A+B;
end

2 番目のコード:


always @(posedge clk or negedge rst_n)begin
    if(~rst_n)
        D <= 1'b0;
    else if(A & B)
        D <= A+B;
    else
        D <= 1'b0;
end

A. コードの最初のセクションは、コードの 2 番目のセクションよりも簡潔であるため、合成が容易です; B. コードの最初の
セクションは、コードの 2 番目のセクションよりも消費電力が少なくなります;
C. コードの最初のセクションの回路コードの 2 番目のセクションよりも単純です;
D. コードの最初のセクションコードは 2 番目のコードよりも理解および実装が簡単です。

答え：C. 左側の最初のコードで合成された回路は、右側の 2 番目のコードで合成された回路よりも単純で、1'b0 ロジック入力が 1 つ少ないです。消費電力には影響しません。

256. 非同期回路の問題を抑制できないのは次のうちどれですか?

A. 3 拍の登録
B. 双方向ハンドシェイク
C. グレイコード変換
D. キャッシュ出力

答え：D.

257. 準安定性は回路に大きな影響を与えます。次の方法のうち、準安定性の確率を減らすのに効果がないのはどれですか?

A. 非同期処理のビートレベル数を増やす
B. 非同期処理ロジックを専用のメタステーブルレジスタに置き換える
C. 非同期処理回路の動作クロックを上げる
D. 非同期処理のビートロジック間の遅延を短くする。

答え：C. クロック周波数を高くすると、メタスタビリティが発生しやすくなります。

258.bufif0 # (5:7:9, 8:10:12, 15:18:21)b1 (lo1.1o2, dir). 最初の 5:7:9 は何を意味しますか?

A min typ max
B. 立ち上がり立ち下がりターンオフ

答え: A.

3 つの遅延値が与えられた場合:

最初の遅延値は 1 (立ち上がりエッジ遅延) に移行するときに使用されます。

2 番目の遅延値は 0 (立ち下がりエッジ遅延) に遷移するときに使用されます。

3 番目の遅延値は、ハイインピーダンス状態に移行するときに使用されます。

参考ブログ：Verilog 遅延モデル_verilog 遅延モジュール_lu-ming.xyz のブログ - CSDN ブログ

259. サンプリング開始はクロックの立ち上がりで有効となり、2 クロックサイクル後に信号「a」が連続または断続的に 3 倍のハイレベルになり、次のクロックサイクルで信号「ストップ」がハイレベルになります。 . アサーションの説明に変換します。次のうち正しいのはどれですか ( )

A. プロパティ p0:
@(posedge clk) $rose (start)1 ##2 (a[=>3]) ##1 stop
endpropery
a0assert property(p0)。
B. プロパティ p0:
@(posedge clk) $rose(start)|-> ## 2 (a[*3]) ##1 停止。
endproperty
a0assert property(p0):
C プロパティ p0:
@(posedge clk) $rose(star)|-> ##2 (a[=>3]) ##1 stop;
endproperty
a0:assert property(p0),
D. property p0:
@(posedge clk) $rose(start) |-> ##2 (a[=3]) ##1 stop,
endproperty
a0:assert property(p0) ;

答え：

260. FPGA 内の RAM に関して、次の記述のうち間違っているものはどれですか?

A 擬似デュアルポート RAM として構成されている場合、両方のポートは独立した読み取りおよび書き込み制御信号を持ちます。
B. 擬似デュアルポート RAM として構成されている場合、2 つのポートは異なるクロックを使用できます。
C. シングルポート RAM として構成されている場合、のみ読み取り操作と書き込み操作用のクロックがあります
D. シングルポート RAM として構成されている場合、読み取り操作または書き込み操作用のアクセスアドレスのセットは 1 つだけです。

答え: A.

擬似デュアルポート RAM には、2 つのクロック (clka および clkb)、1 組の入出力データライン (dina および dooutb)、2 組のアドレスライン (addra および addrb)、2 つのイネーブル端子 (ena および enb)、およびNeng Duan (wea) の書き込みを有効にします。1 つのポートは読み取り専用 (ポート a) で、もう 1 つのポートは書き込み専用 (ポート b) です。一般に、読み取りと書き込みは同時に実行できます。

真のデュアルポート RAM には、2 つのクロック (clka および clkb)、2 組の入出力データライン (dina および douta および dinb および dooutb)、2 組のアドレスライン (addra および addrb)、および 2 つのイネーブル端子 (ena およびenb)、2 つの書き込み可能ターミナル (wea および web)。どちらのポートも読み取りおよび書き込み操作を実行できます (ポート a とポート b は一緒に読み取りまたは書き込みを行うことも、1 つずつ読み取りおよび書き込みを行うこともできます)。一般に、読み取りと書き込みは同時に実行できます。

261.静的タイミング解析 (STA) について間違っているのはどれですか?

A. シミュレーションベクトルが不要
B. デザインの機能を検証できない
C. 解析速度が速い
D. 同期パスと非同期パスを解析できる

答え：D. STA は非同期を分析できません。通常は非同期で false パスを設定します。

262. 次の制約に関して、正しいステートメントは () 制約 ST{ (a==0)-> (b==0) } です。

A. a! =0 の場合、b! =0
B. b!=0 の場合、a!=0
C. b==0 の場合、a==0
D. a==0 の場合、b==0

答え：D.

指定された制約ST { (a==0) -> (b==0) }の場合、変数 a の値が 0 に等しい場合、変数 b の値は 0 に等しくなければならないことを意味します。つまり、この制約では、a が 0 の場合、b も 0 でなければなりません。この制約は通常、同期を維持する必要がある特定の変数や、特定の状況下で特定の関係を満たす必要がある特定の変数など、必要な条件付き関係を記述するために使用されます。

263. 中断に関して、次の記述のうち間違っているものはどれですか?

A. チップ割り込み端子から送信される割り込み信号は、一般にパルス信号を使用します
B. 割り込みリードクリア方式とは、CPU が割り込み指示レジスタの読み出し動作を完了した後に、割り込み指示レジスタをクリアする方式です。
C. 割り込みにはエッジトリガ方式とレベルトリガ方式があります
D. 1 つの割り込みピンで複数のチップ内部割り込みを処理できます。

答え: A. パルスまたはレベルを使用します。

オプション B の割り込みリードクリア方式は、割り込み処理方式を指します。このプロセスは、最初に割り込みフラグレジスタの割り込みフラグビットを読み取り、次に割り込みフラグビットに基づいてどの割り込みがトリガされるかを決定し、対応する割り込みを実行します。割り込み処理プログラム。処理が完了した後、次の割り込み要求の到着を容易にするために、割り込みフラグビットをクリアする必要があります。この方法により、割り込みトリガーが繰り返し発生する問題を効果的に回避し、システムの信頼性を向上させることができます。

オプション D、1 つの割り込みピンを複数のチップ内部割り込みに接続できます。この場合、割り込み要求信号がピンで生成されると、複数のチップがトリガーされて割り込み要求を生成します。このとき、これらの割り込み要求を区別する方法を使用する必要があり、通常はプライオリティエンコーダまたはカスケード方法を使用します。

264. 次の低消費電力対策のうち、回路のトグル率を下げる方法ではないものはどれですか?

A. 「if-else」式を再配置すると、グリッチや急速に変化する信号をロジックコーンの前面に移動できる B. ステートマシンの
エンコーディングとしてグレイコードまたはワンホットコードを使用する
C. 算術演算を実行しない場合、これらのモジュールの入力を変更しないようにし、新しいオペランドが入力されるのを防ぎます。
D. 回路内のグリッチを軽減します。

答え: A. 論理ピラミッドの最後尾に配置する必要があります。

265.次の SV プログラムの実行結果は () です。


class Test;
    bit [31:0] addr;
    function void display_addr;
        $display("%h", addr);
    endfunction
endclass:Test
initial begin
    Test t1;
    t1 = new();
    t1.display_addr();
end

A 上記のオプションはどれも正しくありません
B.1.0
C. X
D.0.0

答え：D. SV new 関数のデフォルトの初期化値は 0 です。

266. Verilog 構文に準拠していない信号名は次のうちどれですか: ( )

A. 1_2正しい名前
B. CNTO
C. _R1_D2
D. COunt

回答: A、変数では最初に数字を使用できません。

267. 3 段階のステートマシンの説明について、次の記述のうち正しいものはどれですか ( )

A. 出力はレジスタ出力である必要がある
B. 状態遷移条件および遷移規則を記述するロジックは順序論理である
C. 状態遷移を記述する際にデフォルト状態を指定する必要はない
D. 状態遷移を記述するロジックは順序ロジックです

答え: A.

オプション B は組み合わせロジックです。

オプション C では、合成ラッチを防ぐためにデフォルトを指定する必要があります。

オプション D、組み合わせロジック。

268. 消費電力に関して、次の記述のうち間違っているものはどれですか?

A. 設計レベルが高いほど、消費電力の最適化によって得られる効果は大きくなります。
B. 電圧が高くなるほど、動作周波数が高くなり、動的消費電力も高くなります
C. 低電力設計の目標は、さまざまな最適化技術や方法を使用して、さまざまな設計目標の中から最適なものを見つけることです D.
ダイナミクスチップユニット面積の消費電力と静的消費電力は技術の発展に伴い低下傾向

答え：D. 技術の発展に伴い、通常、チップの単位面積あたりの静的消費電力は減少しますが、動的消費電力は増加します。これは、技術の発展に伴い、トランジスタのサイズが縮小し続け、静的な消費電力が減少する一方で、トランジスタのスイッチング速度が速くなり、周波数が高くなるため、動的な消費電力が増加するためです。

269. 動的配列 ( ) の組み込み関数に属さないものは次のうちどれですか。

A. delete()
B. size()
C. new[]
D. length()

答え：D. delete は動的配列を削除し、size は動的配列の長さを返し、new は動的配列にスペースを割り当てます。

270.次の低電力技術のうち、絶縁セルが必要なのはどれですか?

A. パワーゲーティング
B. クロックゲーティング
C. Mutli_Vdd
D. AVS

答え: A. 絶縁セルは、パワーゲーティング低電力テクノロジに必要な部分です。パワーゲーティングとは、チップの電源を制御することで低消費電力を実現する技術で、動作する必要のない特定のコンポーネントの電源をオフにし、消費電力を削減するという目的を達成します。重要なコンポーネントである絶縁セルは、電源をオフにする必要があるときにコンポーネントを絶縁し、その内部状態が失われないようにする役割を果たします。

271.reg signed [0:4]c ; c=8'sh8f; 代入後の c の値は何ですか?

A. 15
B. 17
C. -15

答え: A. 16 進数8f を2 進数 1000_1111 に変換します。'sh は、符号付き数値の 16 進値を表す SystemVerilog の数値表現です。ここで、「s」は符号付き数値 (signed) を表し、「h」は 16 進数 (16 進数) を表します。

272.Verilogでは、「assign din[31:0]=32'hFF00_ABC4; assign doout[31:0]=(din<<2)>>4。douの値は何ですか?

A 32'h00FF00AB
B.32'hFFFF00AB
C 32'h0x3FC02AF1
D.32'h0FC02AF1

答え：D. 左に 2 位置、右に 4 位置移動します。

273. 入力信号のビット幅、データはすべて符号付きの数値であると仮定します) ( )

A. 12ビット
B. 17ビット
C. 19ビット
D. 18ビット

答え：D. 符号ビットを考慮せずに計算が実行され、符号ビットが追加されます。

274.Verilog 設計で、次の文のうち間違っているものはどれですか ()

A. セットアップ時間が満たされない場合は、クロック周波数を下げて問題を解決してください
B. エッジセンシティブなシーケンシャルロジックコードでは、ノンブロッキング代入 (<=) を使用する必要があります C.
ブロッキング代入を使用します(=) 組み合わせロジックを生成するために Always ブロックが必要な場合
D. モジュロ演算子 '%' は合成されません

答え：D. モジュロ演算を合成できます。

275.次の Verilog ステートメントのうち、合成できないものはどれですか?


A. 
wire [3:0] in;
reg out;
always @(*) begin
    casez (in)
        4'b1???:out=1'b1;
        4'b01??:out=11b0;
        4'b00??:out=1'bl;
        default: out = 1' b0;
    endcase
end
B. 
wire [7:0] a, b;
reg [7:0]c;
integer i;
always@ (*) begin
    for (i=0; i<8; i=i+1) begin
        c[i]= a[i] &(|b[7: 7-i]);
    end
end
C. 
wire[31:0] in;
wire [1 :0] sel;
wire [ 7 :0] out;
assign out = in[8*sel+:8] ;
D. 
wire [7:0] in_1，in_2;
reg [7:0] out;
integer i;
always@ (posedge clk) begin
    for (i=0; i<8; i=i+1) begin
        out[i]<=in_1[i]^in_2[i];
    end
end

回答: C は合成できず、添字インデックスを変数にすることはできません。

276. 次のステートメントを実行すると、a と b の値は次のようになります。


reg[7:0]a, b;
initial begin
    a=100;
    b=200;
    #10ns;
    a=10;
    #10ns;
    b<=a;
end
initial begin
    #20ns;
    b<=50;
end

A. a=10、b=8'hx;
B. a=10、b=50;
C. a=10、b=未定;
D. a=10、b=10;

答え：D. シミュレーションの結果、理由はわかりません。

277. A と B が 2 つの 3 ビット変数である場合: A=3'b1×0 B=3'b1×0、1) A==B 2) A===B の場合、結果はどうなりますか?

A.1，0
Bx，1
C.0，x
D.0，1

答え：B.

参考ブログ：Verilogの論理AND(&&)、ビットごとのAND(&)、論理OR(||)、ビットごとのOR(|)、等しい(==)、合同(===)の違い_verilog論理ANDの違いbetween bitwise AND_玉ねぎを食べない魚の漬物のブログ - CSDNブログ

278. 次の ( ) は Verilog ループキーワードではありません

A. 永遠に
B. 繰り返す
C. その間
D. 強制する

答え：D. Force は、シミュレーション中に信号を強制的に特定の値に変更できます。

279. 以下に示す SystemVerilog データ型のうち、4 値型は次のとおりです。

A. int
B. 時間
C. バイト
D. ビット

答え：B.

280.7ビットの自然バイナリコード1011110に対応するグレイコードは、

A. 1100011
B. 1100010
C. 1110001
D. 1011110

答え：C. グレイコードの式では、バイナリの最上位ビットがグレイコードの最上位ビットとなり、グレイコードの特定のビットは、バイナリの特定のビットとその 1 ビット上位の数値の XOR によって取得されます。

281. グローバル変数 A が C 言語コードで定義されていますが、コンパイラーがそれをコンパイルした後、A はどのセクションに出現しますか?

A. ヒープセグメント
B. Bss セグメント
C. スタックセグメント
D. テキストセグメント

答え：B.

BSS セグメント: BSS セグメント (シンボルによって開始されるブロック) プログラムの実行を開始する前に、カーネルは BSS セグメント内のデータを 0 または NULL に初期化し、BSS セグメント内の変数はデフォルトですべて 0 になります。BSS セグメントは、初期化されていないグローバル変数と静的変数が配置されるセグメントです (例: static int a; int b; は BSS セグメントに格納されます)。

データセグメント: データセグメントには、初期化されたグローバル変数と静的変数が格納されます。例: static int a=1; int b=2; は、データセグメントに格納されます。

ヒープセグメント: ヒープセグメントは、通常、malloc 関数を通じて割り当てられたメモリブロックなど、動的に割り当てられたメモリを格納するために使用されます。

スタックセグメント: スタックセグメントは通常、ローカル変数、関数パラメータ、戻り値などを格納するために使用されます。

282. 検証プロセス中にテストケースとして不合格となる基準は次のとおりです。

A. RTL コード
B. プロトコルまたは標準
C. 検証 IP
D. 設計の説明

答え：D. 設計説明には主に設計概念、機能、インターフェイス、その他の情報が含まれており、通常、具体的な実装の詳細は含まれていないため、テストケースを合格するための基準として使用することはできません。

283. 次の制約に基づいて、どのオプションが間違っていますか?


rand bit [7:0] a,b,c,d;
constraint cst_abc {
    a inside {[50:100]};
    b>=a;
    c<a;
    c>10;
    d<=c;
}

A. c は 10 ～ 30 の任意の値を取ることができます
B. b は 50 ～ 100 の任意の値を取ることができます
C. d は 0 ～ 10 の任意の値を取ることができます
D. a は 60 ～ 66 の任意の値を取ることができます任意の値

答え：B.

284.X と Y は、2 つの符号なし固定小数点 10 進数です。ビット幅は、X に Y を掛けた結果 Z、つまり Z=X"Y を計算する必要があります。結果がオーバーフローしないようにするため、、Zの整数部と小数部は何ビット必要ですか？

A. Z の整数部が 7 ビット以上、小数部が 7 ビット以上
B. Z の整数部が 7 ビット以上、小数部が 8 ビット以上 C.
整数Z の部分が 6 ビット以上、小数部が 9 ビット以上
D. Z の整数部が 6 ビット以上、小数部が 6 ビット以上 8 ビット以上

答え：D.

285. RTL 設計段階では、消費電力を削減するための一般的な設計方法は次のとおりです。

A. 回路リーク電流の削減
B. ゲートクロック
C. 複数のしきい値電圧
D. ゲートレベル回路の消費電力の最適化

答え：B. RTL 設計段階では、ゲートクロックを書き込むことしかできません。

286. マザーボードの最高ノイズレベルは次のとおりです。

A.3.3V

B.1.8V

C.12V

D.5V

答え：C. 電圧が高くなるほどノイズも大きくなります。

287.I2C 信号ラインにプルアップ抵抗を追加する主な理由は ()

A. 運転能力の向上

B. 応答速度の向上

C.OPenDrainバス

D.限界電流

答え：C. I2C 通信ではハイレベルを出力する機能が必要ですが、OD アーキテクチャではハイレベルを出力できないため、プルアップ抵抗が接続されています。

288.VIH、VIL、VOH、および VOL はデジタル回路で一般的に使用される用語であり、論理ゲートの入力および出力の電圧レベルを示します。VIL は特に () を指します。

A. 出力ローレベル

B. ハイレベル入力

C.入力ローレベル

D. 出力ハイレベル

答え：C. 入力ローレベル、ローレベル入力電圧。

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