EDAツールの使用は、チップの機能設計、合成、検証、物理設計およびその他のリンクをカバーしており、「チップ設計の作業機械」とも呼ばれます。一般的な EDA ツールを詳しく紹介します。( EDA 仮想マシンのインストールが必要です。リソースは記事の最後で入手できます~ )
EDAとは何ですか?
EDAとはElectronics Design Automationの略で、半導体業界では設計の下位産業である上流産業ブロックに属します。
EDA技術とは、コンピュータをツールとして利用する技術であり、設計者がEDAソフトウェアプラットフォーム上でハードウェア記述言語VerilogHDLによる設計ファイルを完成させると、コンピュータが自動的にロジックのコンパイル、簡略化、分割、合成、最適化、レイアウト、配線などを完成させます。特定のターゲット チップの適応コンパイル、ロジック マッピング、およびプログラミングのダウンロードまでのシミュレーション。
一般的な EDA ツールは何ですか?
EDAツールのソフトウェアは、チップ設計補助ソフトウェア、プログラマブルチップ設計補助ソフトウェア、システム設計補助ソフトウェアの3つに大別されます。
現在、我が国に導入され、広範囲に影響を与えている EDA ソフトウェアは、システム設計補助ソフトウェアとプログラマブル チップ補助設計ソフトウェアです。Protel、AlTIum Designer、OrCAD、PCAD、LSILogic、MicroSim、ISE、modelsim、Matlab などです。
これらのツールは強力な機能を備えており、一般にさまざまな側面で使用できます。たとえば、多くのソフトウェアは回路設計とシミュレーションを実行でき、PCB の自動レイアウトと配線も実行でき、サードパーティとのインターフェイスとしてさまざまなネットリスト ファイルを出力できます。ソフトウェア。
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IC 設計に使用される EDA ツールは次のとおりです。
1. アーキテクチャの設計と検証
要件に応じて、全体の設計はモジュールに分割されます。
アーキテクチャ モデルのシミュレーションには、System C ベースのシミュレーション ツールである Synopsys 社の CoCentric ソフトウェアを使用できます。
2. HDL 設計の入力
設計入力方法には、HDL 言語 (Verilog または VHDL) 入力、回路図入力、状態遷移図入力が含まれます。
使用されるツールは、Active-HDL、RTL 分析および検査ツールには Synopsys の LEDA があります。
3. プレシミュレーションツール（機能シミュレーション）
設計が仕様要件を満たしているかどうかの事前検証。
使用したツールは、Synopsys の VCS、Simens EDA の ModelSim、Cadence の Verilog-XL、Cadence の NC-Verilog です。
4. 論理合成
HDL 言語をゲートレベルのネットリスト Netlist に変換します。合成では、面積、タイミング、その他のターゲット パラメータに関して合成回路が満たすべき基準である制約を設定する必要があります。論理合成では、それに基づいてライブラリを指定する必要があり、異なる合成ライブラリを使用すると、タイミングやその他のパラメータに違いが生じます。エリア。論理合成前のシミュレーションをプレシミュレーション、論理合成後のシミュレーションをポストシミュレーションと呼びます。
使用したツールは、Synopsys の Design Compiler、Cadence の PKS、Synplicity の Synplify などです。
5. 静的タイミング解析ツール (STA)
タイミングに関しては、回路のセットアップ時間 (Setuptime) とホールド時間 (Hold time) に違反 (Violation) がないか確認してください。
使用したツールは、Synopsys Prime Time です。
6. 正式な検証ツール
機能的には、合成されたネットリストを確認します。一般的に用いられる手法は、機能検証後のHDL設計をリファレンスとして、合成したネットリストの機能を比較し、機能的に同等であるかどうかを確認する等価性チェック(Equivalence Check)手法です。これは、元の HDL で記述された回路機能が論理合成プロセス中に変更されていないことを保証するために行われます。
使用したツールは次のとおりです: Synopsys Formalality
ケイデンスの概要
人気のある EDA ツールの 1 つである Cadence は、その強力な機能により常に EDA エンジニアに好まれてきました。Cadence は、回路図の入力 (Schematic Input)、回路シミュレーション (Analog Simulation)、レイアウト設計 (Layout Design)、レイアウト検証 (Layout Verification)、寄生パラメータの抽出 (Layout Parasitic Extraction) など、IC 設計プロセス全体のあらゆる側面を完了できます。 ) および後処理シミュレーション (Post Simulation)。
ケイデンスのソフトウェアとインストールガイド
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