1. トレースの長さには、ビアとパッケージのパッドの長さが含まれる必要があります。
2. 配線角度は 135°が望ましいですが、いかなる角度で配線しても製版時にプロセス上の問題が発生します。
図 1 PCB 配線の角度
3. 配線は、図2に示すように、コーナー位置で線幅やインピーダンスが変化し、信号の反射が発生するため、直角または鋭角の配線は避けてください。
図 2 トレースの鋭角および直角配線
4. 配線はパッドの長手方向から出し、パッドの幅方向や四隅からの出しは避け、配線の角はパッド位置から6mil以上離れてください。図3
図 3 パッドの長辺に沿った PCB リード線
5. 図 4 に示すように、隣接するパッドは同じネットワークに接続されており、直接接続することはできません。接続する前にパッドを接続する必要があります。直接接続は、手はんだ付け時に錫を接続するのが簡単です。
図4 同一ネットワークパッドルーティングの接続方法
6. 小型の CHIP デバイスの場合は、配線の対称性に注意し、片方のピンは銅メッキ、もう一方のピンも銅メッキするなど、配線の両端の配線幅をできるだけ一定にしてください。図 5 に示すように、コンポーネント配置後のデバイスのドリフトと回転を軽減します。
図 5 CHIP パッドの正しいリードアウト
7. グランド カバーが必要な信号については、グランド カバーの完全性を確保する必要があります。グランド カバー ワイヤに GND 穴が開けられていることを確認してください。2 つの GND 穴の間の距離が離れすぎないようにしてください。図 6 に示すように、約 50 ～ 150mil です。
図 6 PCB グランド配線
8. 配線には、高速信号のクロスエリアを避けるため、完全かつ連続したリファレンス層プレーンが必要です。図 7 に示すように、高速信号はリファレンス プレーンの端から少なくとも 40mil 離すことをお勧めします。 。
図 7 トレースのセグメント化
9. 表面実装デバイスのパッドはインピーダンスの低下につながるため、インピーダンスの急激な変化の影響を軽減するために、パッドのサイズに応じてリファレンス層の層を直接掘り出すことをお勧めします。表面実装のパッドの下。一般的に使用される表面実装デバイスには、図 8 に示すように、コンデンサ、ESD、コモンモード抑制インダクタ、コネクタなどが含まれます。
10. 図9に示すように、信号線とそのループによって形成されるループの面積は可能な限り小さくする必要があります。ループ面積が小さく、外部放射線も少なく、外界からの干渉も少ない。
図 8 ラベリングデバイスパッドの中空処理
図9 配線のループ面積の削減
11. 図 10 に示すように、配線内にスタブは許可されておらず、配線内ではスタブ長を最小限に抑える必要があり、スタブ長をゼロにすることをお勧めします。また、特にスタブ長が 12mil を超える場合のビア スタブの影響を回避するには、図 11 に示すように、シミュレーションを通じてシグナル インテグリティに対するビア スタブの影響を評価することをお勧めします。
図 10 スタブ ルーティングとルーティング スタブ
図 11 ビアホールの切り株
12. 異なるレイヤー上で自己ループを形成するトレースを避けるようにしてください。多層基板設計ではこのような問題が発生しやすく、セルフループによる輻射障害が発生します。図 12 に示すように。
図 12 PCB レイアウトのセルフループ
13. 高速信号上にテスト ポイントを配置しないことをお勧めします。
14. 干渉を引き起こす信号や敏感な信号 (無線周波数信号など) については、シールド カバーを計画する必要があります。シールド カバーの幅は通常 40 ミルです (通常は 30 ミル以上にしてください。顧客のメーカーに確認できます)。 、およびシールド カバー にできるだけ多くの GND ビア ホールを設けて、溶接効果を高めます。図 13 に示すように。
図 13 敏感なモジュールのシールド処理
15. 同一ネットワーク内の配線幅は一定である必要がありますが、線幅が変化すると線路の特性インピーダンスが不均一になり、伝送速度が速い場合には反射が発生します。同様の構造のコネクタ引き出し線やBGAパッケージ引き出し線などの条件によっては、間隔が狭すぎることによる線幅の変化が避けられない場合があり、中間の不一致部分の実効長を長くする必要があります。図 14 に示すように、最小化されます。
図14 線幅の急激な変化
16. IC ピンの出力ラインの線幅は、パッド幅以下である必要があり、出力ラインの幅はパッド幅よりも大きくすることはできません。一部の信号は、電流が流れる必要があるため、より広い線幅を持っています。図 15 に示すように、配線は最初はピン幅と一致するように保つことができ、配線がパッドに引き出された後、線幅は約 6 ～ 10 mil に太くなります。
図 15 トレースはパッドの幅を超えてはいけません
17. 配線はパッドとビアの中心に接続する必要があります。
18. 高電圧信号がある場合、沿面距離を保証する必要があり、具体的なパラメータを 16 に示します。
図 16 沿面距離と空間距離の表
19. 設計に複数の DDR またはその他のメモリ チップが含まれている場合は、配線トポロジを顧客に確認し、参考資料があるかどうかを確認する必要があります。
20. ゴールドフィンガー領域はウィンドウ全体で処理する必要があります。多層基板を設計する場合、ゴールドフィンガーの下のすべての層の銅をくりぬく必要があります。くりぬいた銅皮膜と基板フレームの間の距離は次のとおりです。図 17 に示すように、通常は 3mm 以上です。
図 17 窓の開口とゴールドフィンガーのくり抜き
21. 配線については、ボトルネック位置のチャネル状況を事前に計画し、チャネルの最狭部の配線容量を合理的に計画する必要があります。
図 18 PCB 配線チャネル
22. カップリング コンデンサをコネクタのできるだけ近くに配置します。
23. 直列抵抗は送信側デバイスの近くに配置する必要があり、終端抵抗は終端の近くに配置する必要があります。たとえば、eMMC クロック信号の直列抵抗は CPU 側 (内部) の近くに配置することをお勧めします。 400ミル）。
24. 図 19 に示すように、IC のグランド パッド (eMMC 粒子、FLASH 粒子など) にグランド ビア ホールをあけてリフロー パスを効果的に短縮することをお勧めします。
図 19 GND パッドのビア打ち抜き
25. 図 20 に示すように、ESD デバイスの各グランド パッドにグランド ビア ホールを設けることをお勧めします。ビア ホールはできるだけパッドに近づける必要があります。
図 20 ESD デバイスの GND パッド用の穴あけ
26. クロック デバイス (水晶、水晶発振器、クロック ジェネレータ、クロック ディストリビュータなど)、スイッチング電源、磁気デバイス、およびプラグイン ビアの周囲の配線は避けてください。
27. 配線が変更され、層変更前後の基準層がグランドプレーンの場合、リターンパスの連続性を確保するために、信号ビアの隣に付随するビアを配置する必要があります。差動信号の場合、図 21(a) に示すように、信号ビアとリターン ビアを対称に配置する必要がありますが、シングルエンド信号の場合は、ビア間のクロストークを低減するために信号ビアの隣にリターン ビアを配置することをお勧めします。図21(b)に示す。
図 21(a) 差動層変更ビアの概略図
図 21(b) シングルエンド信号の層変更ビアの概略図
28. 図 22 に示すように、コネクタの接地銅スキンと信号 PAD の間の距離は、線幅の少なくとも 3 倍でなければなりません。
図 22 GND 銅スキンとコネクタ PAD の間のスペース要件
29. 図 23 に示すように、ワイヤを使用して BGA エリア内のプレーンの切断された部分を接続するか、ディスク切断を実行してプレーンの完全性の破壊を回避します。
図 23 BGA エリアの平面銅皮の処理
30. PCB 配線をアースで覆う必要がある場合、推奨される方法は図 24 に示すように、L はアース線と信号線の間の距離、D はアース線と信号線の間の距離です。ラインでは、≥4*W であることをお勧めします。
31. クロック信号、リセット信号などの一部の重要な高速シングルエンド信号 (emmc_clk、emmc_datastrobe、RGMII_CLK など) は接地することが推奨されます。図 25 に示すように、アース線用に 500 ミルごとに少なくとも 1 つのアース穴を開ける必要があります。
図 24 PCB グランド パッケージ配線
図25 重要信号線のグランドラッピング処理
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