FPGA/Verilog HDL/AC620ゼロベーシック入門 - 4分周器の実験

実験要件

このプロジェクトは主に、デューティ サイクル 50% の 4 分周クロック分周器を実装します。モジュール機能には、メインクロックのカウント、分周クロックの反転などのロジック部分が含まれている必要があります。
プロジェクトは機能モジュールとテストベンチで構成されます。機能モジュールのポート信号を下表に示します。

clk_div

module clk_div(clk, rstn, clk_out);
  input clk, rstn;
  output clk_out;

  reg clk_out;
  reg [1:0] cnt;

  always @(posedge clk or negedge rstn)
  begin
    if (!rstn) begin // cnt_reset
       cnt <= 1'b0;
     end
     else if (cnt == 2'b11) begin
       cnt <= 1'b0;
     end
     else begin 
       cnt <= cnt + 1'b1;
     end
  end
  always @(posedge clk or negedge rstn)  
  begin
    if (!rstn) begin
      clk_out <= 1'b0;
    end
    else if(cnt == 1'b1) begin
     clk_out <= !clk_out;
    end
    else if (cnt == 2'b11) begin
       clk_out <= !clk_out;
    end
    else begin
         clk_out <= clk_out;
    end
  end  
endmodule

clk_div_tb

`timescale 1ns/1ns

module clk_div_tb;
  reg clk, rst;
  wire clk_out;

  clk_div dut(.clk(clk), 
            .rstn(rst), 
            .clk_out(clk_out)
           );
 
  initial begin
    clk <= 0;
  forever begin
    #5 clk <= ~clk;
  end
  end

  initial begin
    #10 rst <= 0;
    repeat(2) @(posedge clk);
    rst <= 1;
  end
  initial begin
    #500 $stop;
  end
endmodule

完全な波形

部分波形