非同期データを受信USI0
外部データ構造を受信すると、UARTは、クロック及びデータ回復装置を含みます。内部で生成されたビット・レート・クロック、連続RXD0ピンから導入された非同期データ構造のための同期クロックリカバリロジック。
干渉RXD0足をなくすことができ、回復ロジック・サンプルとローパスフィルタリングの導入によります
以下は、スタートビットサンプリング着信フレームの処理手順を示す図です。サンプリングレートボーレートの16倍、通常モード。倍速モード（DBLS0 = 1）8回、及び水平方向の矢印は、倍速モードは最も時間の表示されていることにより非同期サンプリング、音符に同期変化を示す場合。
（RXE = 1）を有効に受信すると、クロック抽出ロジック試みがスタートビットの状態でRXD0におけるハイからローへの変化を見つけることができます。変更が低いRXD0にハイに検出されると、クロック・リカバリ・ロジックをサンプリングし、通常モードでは有効な開始ビットかどうかを検出するための8,9及び10です。論理ローの両方の複数のサンプルと、内部クロックが同期して入力データを生成している間、有効な開始シグナルであると考えられます。
前述のようにスタートビットとクロック同期を受信した場合、データ転送が開始されます。プロセスデータ収集およびクロック取得処理と同様です。各試料論理カバレッジのためのノーマルモードのデータビットは16倍、8倍サンプリングデュアルスピードモードを導入したとき。サンプリングされたデータ値が決定8,9,10ノーマルモード。ハイレベルにつ以上のサンプルの場合は論理「0」を受信している2つの低レベル、ビットの複数のサンプル場合は、論理「1」であると考えられます。データ被覆プロセスはまで繰り返されており、データ・ビットを受信し、完全な停止を含むが完了する。シフトレジスタに格納された値判定ビット列。最初の受信機がストップビットであることに留意されたいです。最初の内部のストップビットを受信した後、受信機は、スタートビットのアイドル状態の待機に入ります。
ストップビットとデータ収集プロセスと同様のクロック・プロセスを検出します。、2つのまたは3つ以上の中間値に試料が高ければ、それを考慮したストップビットが検出されたとすると、そうでない場合は、FEフラグビット。最初の有効なストップビットを決定した後、受信機は、次の開始ビットを待っているアイドル・モードに入ります。
