高速シリアル・インタフェースを備えた10Gイーサネット光インターフェイスは、より多くの一般的な、単純なループ実験を通じて、この論文は、必要に注意その一般的なデバッグインタフェースの事項を説明します。ザイリンクスのFPGAは、学ぶためのヒントの様々なインタフェース：デザイン例。探検へようこそ。
まず、実験の目的
スイッチと大容量高速通信装置との間の効率的なデータ転送を実現するために、高速インタフェースは、理解及び使用がますますその重要性を明らかにする。迅速認識インタフェースを達成するために、試験装置及び繊維片を介して高速データを達成するために外側のループに接続されている交換プレートを有効には、4つのそれぞれの高速シリアルインターフェース、およびインターフェースプロトコルAurora64b66b 10Gイーサネットインターフェイスプロトコルこの実験設計案GTHを使用してプロトコルおよび巧み高速データ送受信インタフェースオブジェクトの二種類を使用することができます。
第二に、インターフェースの紹介
1、GTインターフェイスの概要
高速シリアルデータ送受信の応用。A7チップGTPと呼ばれるシリーズで、K7シリーズは基本的に同じ物理インターフェイス、異なるスピードグレードの高速通信のための原理GTH呼ばGTX、V7シリーズと呼ばれます。
1.1、送受信機の構造
PCS（物理符号化副層）とPMA（物理媒体接続サブレイヤ）の2つの副層に分割されているすべてのシリアル高速トランシーバのため。PCSプライマリ層と複数のチャネルを処理するデータコーデック、層主としてPMAパラレルおよびパラレル - シリアル変換器、プリエンファシス、ディエンファシス、抽出されたシリアルデータの送信、データクロック。IPインタフェースはインタフェースが正常に使用できるかどうかを判断しイベールループバックテストをチェックするために使用することができます。
図1 GTX / GTHトランシーバーブロック図
送信側処理フローにGTインタフェース：まず、論理的なユーザデータ8B / 10B符号化後の送信バッファに、このバッファは、主PMAサブレイヤPCSサブレイヤと2つのクロックドメインでありますクロックのクロックレートマッチング、及び位相差の両方の問題を解決するための分離、および最終的に高速を通じてシリアル変換は、のSERDESを行います。端と送信処理の反対側の端部を受け、特定の実装では、学習ug476_7Series_Transceiversを参照することができます。
1.2、GTクロック命令
7シリーズFPGAは、典型的には、点にかかる銀行、GTX / GTH一般クワッドと呼ばれる銀行のために、その理由は、もはや排他高速シリアルトランシーバー単一の基準クロックであるザイリンクスFPGAシリーズ7と集積度を向上させることですしかし、シリアル高速送受信パケットのクワッドに、クワッドからなる4つの高速シリアルトランシーバとCOMMON（QPLL）は、各高速シリアルトランシーバはチャネルと呼ばれ、その内部構造は図2に示され図。
ハードウェア構成上の図2 GTXトランシーバー
下の観点から、すべてのチャンネルCPLLユニークいるので、そのすべてのインターフェイスのは、このモジュールの基礎となるCPLLチャンネルです。QPLLは共通と呼ばれる基本的なモジュールの別の使用です。CPLL GTX QPLLと、数に加えて、（クワッドあたり4はQPLLにCPLLを持っている）と自宅で（QPLLが共通に属し、チャンネルに属するCPLL）とは異なるが、最大の違いは、そのサポート異なる最大ラインレート周波数です。CPLLアップのみ6.xG、及びQPLLは、（特定の値は、デバイスの速度の評価に応じてデータシートを照会する）以上10G以下とすることができます。7シリーズGTX二クワッド外部の差動基準クロック・ソースとのそれぞれについて、各入力の外部基準クロックは、プリミティブIBUFDS_GTE2後に使用することでなければなりません。7 FPGAファミリの支持基準クロッククワッドクワッド電流として隣接南北基準クロックの使用が、クワッド基準クロック・ソースは、クワッド（2つだけの隣接南北クワッド駆動クワッド電流）でつ以上のトランシーバを駆動することができません。GTXチャンネルについては、基準クロックは、各クワッドQPLLに、以下のことを留意しなければ、CPLLを選択することができ、QPLLを選択することができ、トランシーバの独立リソースのみ、配線エラーの原因を繰り返し実施形態を選択することができます。
1.3、メインGTコンセプトから
我々は（もオーロラと10GEthernet該当する）IPコアインターフェースGTを使用すると、多くの場合、メインコアに関連して述べたようにIPコアのオプションを設定するときだけで、実際に私たちの共有ロジックの一つであるコア、から言って正確ではありません図3：
図3 GTインターフェイスIPコア構成オプション
二つのオプションは、トランシーバQPLL、クロックおよびリセットロジックを表現していることを明らかに示している説明は、簡略化のために、私たちはしばしばカーネルに含まれる論理を共有しているカーネル自体または例示的な設計（例えば、設計）に含まれていますIP自体は、カーネルは、共有ロジックはIPコア、図4及び図5に示す以下の構造から呼び出されている含まれていない、一次コアと呼ばれます。炉心からの主な違いは次のとおりです。私たちがデザイン例で共有ロジックを変更することができます。実際の設計では、メインコアがメインコアの設計に使用した場合の後、その内部はクワッドで使用して、クワッドにQPLLのリソースを使用することを原子力が、ノートからも使用することができます使用することができます他のGTXインターフェースは、マスターは、もはや核シェアリングロジックから追加与える必要はありません、核使用することはできません。
カーネルにおける図4の共有ロジック
図5は、デザイン例のロジックを共有しました
2、オーロラインターフェイスの概要
2.1概要
オーロラは、ザイリンクス社、フリーリンク層プロトコルによって提供されるオープンプロトコルであり、高効率と使いやすさとポイントツーシリアルデータ伝送が高速データ伝送システムを実現する機能については、使用することができます。使用オーロラ64B66Bプロトコルの設計は、拡張可能、軽量リンク層プロトコルは、シングルまたはマルチチャネルシリアルデータ通信のために使用することができるされ、単一ビット幅のバスは、シリアルデータの64ビットとして実装することができます差動データ信号の間の変換。
2.2接続され、信号
各のみクワッドQPLL（GTE2_COMMON）で使用することができる高速シリアルトランシーバの前のセクションで述べたように、我々は、コアを生成し、例えばデザイン、そのgt_common_supportにおけるロジックモジュール備えるの共有部分からそのオーロラを開き、モジュールはgt_qpllclk_quad2_outを生成し、我々は一次コアオーロラを生成する場合、内部ロジックの一部がIPコアに含まれているIPコアのために使用gt_qpllrefclk_quad2_out他の信号は、IPコアからの出力信号として出力さQPLL。GTX 2のインターフェース設計ニーズ上記出力信号は、それが必要なときに使用するすべてのIPコアに生成された論理を共有します。+核コアからの例としての一次に、図は、その信号の接続部を示します。
一次コアとコアとの間に、図6 Aurora64b66b接続関係
図は、論理的な接続は、例えばデザインで生成された共有にこれらの信号から2つの核を使用する場合、人は、IPインタフェースのそれぞれに入力される必要があります。
2.3、順序論理
2.3.1、リンク確立
オーロラチャネルリンクが初期化が完了lane_upビット信号であり、後に設定され、それはインターフェースがデータを受信することができることを示し、インタフェースがデータを送信することができる場合CHANNEL_UPフラグを引っ張りました。一般的に信じられインターフェースを分析すると、両方の信号がアサートされたときにデータ転送が開始することができ、初期化を完了しました。
2.3.2データ転送
下に示すように、インタフェースにおけるオーロラデータ伝送フォーマット：
図7の送信側データ・ストリーム・フォーマット
データを転送する準備ができて引っ張らときs_axi_tx_tready信号を示す図7において、クロック信号は、人間の制御なしに、リンク内の補償機構によって決定され、そしてs_axi_tx_tvalid s_axi_tx_treadyつの信号が1に設定されている場合にのみ、それは示しバス・クロック・サイクルのデータが正常に転送されます。
図端末8は、データストリームのフォーマットを受信します
図8では、m_axi_rx_tvalidは、バスの現在の有効なデータを示します。
2.4、インターフェースハードウェア
それは、シリアライザSERDES（シリアライザ）/デシリアライザ（デシリアライザ）です。これは、主要な分割多重（TDM）、ピアツーピア（P2P）技術シリアル通信です。その信号は、伝送媒体（コネクタ、銅またはファイバ）を介して、送信側で並列低速シリアル多重信号に変換し、そして最終的に受信側で高速シリアル高速パラレル信号への信号バックに変換されます。この点は、シリアル通信技術は、送信媒体のチャネル容量を最大限に活用し、大幅に通信コストを低減すること、信号伝送速度を向上させるために、デバイスのピンに必要な送信チャネルの数を減らすことを指すように。可能な最大範囲を節約するためにSERDESに加えて、伝送線路の数を使用することの利点は、また、プレートおよび光ファイバ伝送の間に互換性があってもよいです。する手段を接続するかどうか、XILINX GTP / GTX高速シリアル転送インタフェースの使用を必要とします。このインタフェースの物理的な実装はSERDERSは、物理層符号化方式を選択してもよいし、オーロラ8B10Bオーロラ64B66B、異なるアプリケーション層プロトコルを選択することができ、使用しなくてもよいです。
3、10Gイーサネットインターフェイス
国民はこの記事の番号を参照することができます前に、次のインターフェイスの10GイーサネットFPGA実装を、あなたはここで見てする必要があります。
3.1概要
10Gイーサネット10GBASE-X、10GBASE-Rおよび10GBASE-Wを含みます。レイド10GBASE-Xは、下（流速データは、まず、2.5Gb / sである）、送信機/受信機/ sの速度3.125Gbit上の各作業をコンパクトなパッケージを使用します。10GBASE-Rを用いる（ギガビットイーサネット8B / 10Bで使用されるような、もはや使用）シリアルインタフェース、データストリーム10.000Gbit / Sをコードする64B / 66Bです。10GBASE-W WANインターフェイスは、SONET OC-192、データ・ストリーム9.585Gbit / Sと互換性があります。この設計は、10GBASE-Rイーサネット光インタフェースモードに公式オープンザイリンクスIPコア10Gイーサネット・サブシステムで使用されています。
3.2、クロックとの関係
FPGAクロックの内部のレイアウトのために、以下の4つの部分に分割される：ディファレンシャル基準クロックシングルエンドクロックREFCLKに専用キャッシュ（IBUFDS_GTE2）を介して（）基準クロック入力、2つの部分、QPLLに1（に分割REFCLK QuadraturephasePhaseロックループ）、BUFGのcoreclkにグローバルクロック後に別のクロックは、二つの部分、10G MACトランシーバ（xgmii_rx_clkとxgmii_tx_clk）核XGMIIインタフェース、ドライブ10GイーサネットPCSのための別の経路として1つのクロックに分割され続けcoreclk / PMA論理IPコア内部ユーザ側。（B）主qplloutclkを駆動するために直接使用される高性能クロックIP核GTHトランシーバのための2つのクロックqplloutclk qplloutrefclk QPLL出力、前記シリアル信号伝送GTH内端、5.15625GHzの周波数。qplloutrefclk GTH論理モジュール、156.25MHzの周波数を駆動するための奥。10GイーサネットPCSによって生成された（C）TXOUTCLK 322.26MHzクロック/ PMA IP、2つのブランチにクロックBUFG、後請求TXUSRCLK2を駆動するために、GTH IPコア内のIPコアをデータバスを駆動するためのTXUSRCLK 32ビットPCSは、内層部をモジュール。スイッチ基板（チップ型xc7vx690tffg1761-2）にので、実験室研究における（D）、25MHzの水晶発振器は、FPGA内のPLL（フェーズLockingLoop）モジュールへのシステムクロック入力を生成し、PLLクロック生成モジュール156.25MHzのクロック25MHzのクロックは、ユーザが駆動されます10G MACコアのユーザ側に送信されます。
3.3、IPコア構成
Vivado MDIO（PHY管理インターフェース）、FCS構成処理機構、フロー制御および他の機能を含むIPコアIEEE802.3-2008満たす標準以下10GイーサネットIPコア構成インタフェース。MACとXGMIIインタフェースPHY送信され、データビット、64ビット、156.25MHzの周波数を受信する標準インタフェースを使用して。データ・ビットは、動作周波数156.25MHzとして、64-ビットであるユーザインタフェースAXI4_STREAMとMACコア。共有ロジックは、例えば、設計、共有ロジック]タブからであるコアモードに含まれる選択します。
図9 IPコア構成インターフェース
GT_COMMONブロックに接続されたクロック差動入力バッファは、ロジックを含む共有、あなたはクワッドのコアロジックを共有する4 10Gイーサネットサブシステムまで持つことができます。使用したクロックバッファ（BUFG_GT）トランシーバからcoreclk / coreclk_outディファレンシャル基準クロックを作成します。差動クロックソースcoreclk_outの同じ周波数でcoreclk /。最終BUFG_GT TXOUTCLKから論理GT_CHANNELを共有し、ユーザクロック（TXUSRCLKとTXUSERCLK2）を提供するGT_CHANNEL、TXトランシーバに接続されています。64ビット・データ・パスを使用する場合、クロック周波数は156.25 MHzであり、32ビット・データ・パスを使用する、クロック周波数は312.5MHzです。ユーザデータが直接IPコアに接続されていることを注意coreclkと位置合わせされなければならない、同じクロック周波数とローカルユーザがcoreclk周波数156.25MHzであっても、なぜなら非相同位相ずれの結果であり、また、非同期であるべきですFIFOクロスクロックドメイン処理。
3.4、信号接続
核+2例から一次コアでは、図は、その信号の接続部を示します。
10 10Gイーサネット信号は、図のコアから一次コアと接続されています。
図は、論理的な接続は、例えばデザインで生成された共有にこれらの信号から2つの核を使用する場合、人は、IPインタフェースのそれぞれに入力される必要があります。
3.5データ転送
3.5.1リンク確立
チャネルが完了した後、10Gイーサネットリンク初期化がcore_ready信号を設定され、データ転送を開始することができ、インターフェースのインターフェースの初期化が完了したことを示しています。
3.5.2データ・フォーマット
下に示すように、AXIストリーム10Gイーサネットバスはユーザ側で使用されるデータフォーマットをインタフェース：
図11 AXIストリームバス信号のタイミング関係
3.6、インターフェースハードウェア
遠隔シーンに関連して、銅線は、データ通信を大量にそのような長い距離を満たすことができない、光ファイバ通信方式を使用する必要があります。このソリューションの実装は、光モジュールを使用する必要があります。光モジュールは、光電電気光学及び光電子デバイスに変換されます。光伝送モジュールの端部が電気信号を光信号に変換し、受信端は、光信号を電気信号に変換します。分類、共通SFP、SFP +、XFPなどに係る光モジュールパッケージ。示すように、光モジュールインタフェースGTP / GTX IOインターフェイス回路の完全な互換性XILINXあります。
図12 XILINX FPGAモジュールのみ3つの一般的な光モジュールの導入のための次の項目は、光の光モジュール番号のタイプの回路図と接続されています。1）SFP光モジュールSFP光モジュールは、通常LCジャンパに接続されたスモールフォームファクタプラガブル光モジュール、10.3gの（商業的に本質的に1.25G）までの最高速度です。SFP光モジュールは、主レーザで構成されています。SFP分類は、分類率、波長分類、パターン分類に分けることができます。SFP光モジュールはまた、ギガビットSFP、BIDI SFP、CWDM SFPおよびDWDM SFPを高速SFPが含まれています。2）光SFP +モジュールSFP +フォームファクタ光モジュールとSFP光モジュールが同じで、伝送速度は一般に短距離伝送で使用される、図10Gに到達することができます。SFP +光モジュールは、光トランシーバの通信プロトコルのホットスワップ可能、独立しています。3）XFP光モジュールXFP光モジュールは、光トランシーバの通信プロトコルのホットスワップ可能、独立しています。あなたは10Gの同じ速度を達成することができますが、ボリュームはSFP / SFP +光モジュールよりも大きくなっています。比較分析によって、SFP +光モジュールはより高いレートよりXFP、SFPよりコンパクトな寸法を有するが、より優れた長距離光ファイバ伝送方式です。この設計10Gイーサネットインターフェイスは、ハードウェア、光電変換で実現光SFP +モジュールを使用します。
第三に、フレーム構造解析
図1に示すように、イーサネットフレーム構造
この部分はまた、この記事の番号の前に公共の場で見つけることができます：あなたは次のように物理層イーサネットフレームサイズのルックスを見たことがありますか？イーサネットII（DIX 2.0）とIEEE 802.3イーサネットフレームの二つの主要な形式があります。この設計は、イーサネットIIのフレーム構成、図13に示すフレームフォーマットを使用します。
図13イーサネットIIイーサネットフレームフォーマット
次のようにフィールドが記載されている：⑴プリアンブル（プリアンブル）：宛先局に通知するコードコンポーネントから離間0,1は、製剤を受信する準備ができています。⑵送信元アドレスと宛先アドレス（宛先アドレスおよび送信元アドレス）：6つのバイトを占有それぞれ、フレームを送受信するステーションのアドレスを表します。このうち、送信先アドレスは、マルチキャストまたはブロードキャストアドレスにすることができ、単一部位であり得ます。⑶種類（タイプ）または長さ（長さ）：これは2バイトのタイプ（種類）、イーサネット（登録商標）IIのフレームで受信されたデータで指定されたハイレベルのプロトコルタイプ。⑷データ（DATA）：物理層および論理リンク層の処理の後、データはフレームに含まは、上位層プロトコルに渡されるタイプセグメントに指定。データセグメントの最小の長さは、最大1500のバイトを超えてはならない未満46バイトであってはなりません。セグメントの長さが小さすぎる場合は、自動的にデータセグメント内（トレーラー）の文字を記入します。データ長が大きすぎると逆に、データがセグメント化されたセグメントの後に送信されます。⑸フレームチェックシーケンス（FSC）：4バイトの巡回冗長検査値（CRC）の長さを含むが、フレームが受信側に送信中破損しているかどうかを決定するために再計算された生成送信装置によって計算されます。
2、Spirent社Testcenterトラフィックストリーム形式
図14のSpirent Testcenterトラフィックストリーム形式
イーサネットデータフレームTestcenterを用いた構成は、Testcenterが自動的にイーサネットフレームのデータフィールドを追加するとオーバーヘッドの20バイト、すなわち、署名フィールド上図、各フィールドの機能：
図15のSpirent Testcenterトラフィックフロー
署名フィールドこのフィールドは、ストリームIDの32ビット（4バイト）が含まれ、4000000000テストストリームがサポートされています。ペイロードに挿入されたときのSpirent Testcenter PRBS23パターンタイムスタンプフィールドは、PRBS位置1Lastビットフィールドのタイムスタンプバイトが内蔵されたUDP / TCPチェックサムチーターフィールド（受信器を指示し、10ナノ秒の解像度を有します署名フィールドは、一意の識別子SpirentTestcenterトラフィックフローであるので）ペイロードにおいて使用するための修飾子を配置すること、Testcenterは、リンクの遅延を計算するために署名フィールドを識別し、フレームがドロップされたかどうかを決定することによって、データストリームを受信しました加えて、フィールドは、フィールドが改竄の情報ではありませんデータフレームを処理するとき、我々は人工的にこのフィールドを設定することができないということ、それが推奨され、Testcenterソフトウェアのユーザーには表示されません。もちろん、あなたもTestcenterは、このフィールドを追加しないように選択することができますが、このTestcenterは、イーサネットフレームを受信した後に送られたデータフレームと比較することではありません。設計案は、自動的に署名フィールドTestcenterトラフィックフローの後にデフォルトで追加されています。
図3に示すように、フレームフォーマットカスタム
下に示すように、この研究に基づいて、EthernetIIに標準イーサネットフレームフォーマットは、システムフレームフォーマット内で再定義しました：
フレームフォーマット、宛先アドレス、送信元アドレス、フレームタイプ、上記図16のカスタム図形、およびFCSフィールドはEthernetIIフレーム構造、簡単にするためのロジック、再び4つのフィールドに分割データフィールド、前記だけ予約フィールドからの予約されていますプレースホルダ機能は、署名フィールドが自動的Testcenterオーバーヘッドフィールドをポピュレートされます。すなわち、ペイロードバイト、実際の実験で使用したセクション84。
第四に、データ処理の流れ
1、実装
1.1全体的なアーキテクチャ
10GイーサネットインターフェイスはTestcenterは、クロックCLKに同期した並列のセクションに分割され、次いで、これらのデータパックする鍵データチャネル12を抽出した上試験装置から送信されたイーサネットフレーム、N数CLKを受けデータは、受信されたデータフレームが解析され、受信機にアウトaurora64B66Bの送信データを用いて、一つに合わせてデータをエーテルにマージ通路12に、内部CLKに同期して12個のチャネルにデータを減少させますネットフレームフォーマットは、インターフェイスは10Gイーサネット経由Testcenterを送り返します。実現図は次の通り：
図17の全体的なブロック図です。
1.2、データフロー
設計アーキテクチャによれば、データの設計フローは、以下のように：
図2のデータ処理の流れ18
第五に、メインモジュールのシミュレーションRTLレベルの検証
1、10Gイーサネット機能検証をインターフェース
端末1を書き込む64ビット固定フレームを伝送する10Gイーサネットインタフェースで、差動信号出力にインタフェース変換は、2インターフェース受信端にポート1から送信されてきた差動信号の差動ループ端は、受信端が回復しますパラレルデータは、データソースと比較されます。下に示すように、シミュレーション結果：
図27 10Gイーサネットインターフェイスシミュレーション結果
書き込みデータにcore_ready送信信号ハイエンドpkt_tx_ *インターフェース後、インタフェース2は2端子は、インターフェース監視pkt_rx_ *イーサネットフレーム回収を受信し、端末1インターフェースディファレンシャルに接続されています。
2、Aurora64B66B検証インタフェース機能
それは、差動信号出力に、インタフェース変換を終了固定フレーム64を送信する書き込みAurora64B66Bインタフェースは、差動2インターフェイス受信端にポート1から送信されてきた差動信号の端をループ、並列に受信端を回収しましたデータは、データソースと比較しました。下に示すように、シミュレーション結果：
インターフェース28 Aurora64B66Bの図のシミュレーション結果
六、ボード・レベルの検証
1、検証環境
図の31ボード・レベルの検証環境。
図2に実験室実験選択Testcenter接続。研究交換プレート（チップモデルxc7vx690tffg1761-2）から32、スイッチプレートは、10Gに6つのポートのGTH光、4つの光ポートを試験するために選択されたデザイン、左から1、4つ有しますイーサネットインターフェイス、及び図32に示す光ファイバTestcenterを介して接続されています。図2、図3は、外側リングに接続された光ファイバにより実現Aurora64B66Bインタフェースです。
2、テストフロー構成
この設計上の特徴の視覚的検証のためのソフトウェアを支持するフレーム構成イーサネットペイロードをTestcenter上のトラフィックフローを構成する、すなわち、図33に示すように、カスタムヘッダを追加する場合：
図33 Testcenterイーサネットフレームペイロード構成
3、検証結果
図34の並列チャンネルデータ12
図トランシーバソフトウェア35 Testcenterトラフィック統計的比較信号把持部ザイリンクスILAを流れ、図から分かるように、本設計の34が正常、イーサネットフレームのペイロードフィールドを抽出し、並列に12個のデータチャネル解析することができます6.2 60バイト同じ構成のフィールドの前に、本発明の設計は、優れた機能を実現しています。図Testcenter 35、受信したデータフレームのペアと比較し、統計データフレームの設計は、フレームは、フレームエラー状況が削除されたことを示していない、送信されてきました。
VII付録
以下は、設計の思想のさらなる実現を提供する：クワッド前QPLL資源の章GTのような問題、すなわち、1種のみクワッドQPLLを使用することができるので、デザインの用途4つのGTHインターフェースロジックの一般的な使用を共有し、 2つの10Gイーサネットインターフェイスと二つのインターフェースAurora64B66Bを駆動する必要があるQPLLクロック信号。初心者のために、クロックを使用するとは、インターフェイス4は2つのクワッド上の各2つのGT QPLLインタフェースがリソースを共有し、すなわち、その缶に配置される、QPLL GTが特定困難でほぐさ最も簡単な方法であります1のコードを簡素化し、大幅にデバッグの難しさを減らすために可能な限りのモード1、からザイリンクスの公式文書で直接メイン。これは、図に示す拡張ボードがFMC交換プレートを接続し、同軸ケーブルポートによって拡張され、差動実現外板に接続され、リソースGTが豊富で標準FMC拡張ポートとスイッチボードのために選択しましたリング。
図前面パネルと背面パネルの延長部36 FMC
図同軸ケーブル37。
図FMC拡張ポート38交換ボード
図外輪39の同軸を実現します
図拡張ボード40は、スイッチボードに接続されています。
転載元：http://www.360doc.com/content/20/0325/21/69231615_901671847.shtml