Q:
maestros DU Hola, en MATLAB y FPGA implementación de filtros digitales (edición de Altera) reservar algunas preguntas:
En la sección 7.4.3 del ecualizador adaptativo Verilog aplicación, hay un proceso de estudiante realmente no puede ser entendido, que cuando se obtiene la señal de salida del filtro y la señal de error:
empezar
Y1_out <= {{3 {Y_Reg [0] [31]}}, Y_Reg [0]} + {{3 {Y_Reg [1] [31]}}, Y_Reg [1]} + {{3 {Y_Reg [2 ] [31]}}, Y_Reg [2]};
Y2_out <= {{3 {Y_Reg [3] [31]}}, Y_Reg [3]} + {{3 {Y_Reg [4] [31]}}, Y_Reg [4]} + {{3 {Y_Reg [5 ] [31]}}, Y_Reg [5]} + {{3 {Y_Reg [6] [31]}}, Y_Reg [6]};
Y_out <= Y1_out + Y2_out;
Si (recuento == 3)
E_out <= {{5 {Rin_Reg [3] [15]}}, Rin_Reg [3]} - Y1_out [34:14] -Y2_out [34:14];
final
En el que, por ejemplo, {{3 {Y_Reg [0] [31]}}, Y_Reg [0]} es la media de los resultados de la 0 pasaje Y_Reg bit de signo replicados tres veces y luego se coloca en su empalme superior derecha? Ahora los estudiantes no entienden por qué se copia tres veces para poner un alto operativo tal?
Hay calcula DW _REG cuando [n-] DW_Reg [n-] <= - {{{7 Xin_Reg [n-] [15]}}, Xin_Reg [n-] [15: 7]}; en el bit más significativo se copia de descarga siete en un nivel alto.
El profesor también puede pedir ayuda a hacerse cargo de los estudiantes aprecian!
UN:
Esto es sólo una Verilog operación de extensión de signo. Desde el operando de la firma de datos, ampliando así el bit de signo no cambia el tamaño de los valores positivos y negativos, mientras que la expansión de la anchura de bits deseada.
Enhorabuena divertida!
DU Yong
