[Diez guías de hardware] - 7.1 [RAM dinámica] Puntos clave del diseño de hardware DDR

Puntos de diseño de DDR

1. DDR para fuente de alimentación de Categoría III

a. Fuente de alimentación principal VDD y VDDQ

  El principal requisito de fuente de alimentación es VDDQ = VDD. VDDQ es la fuente de alimentación para el búfer IO y VDD es la fuente de alimentación. Sin embargo, en el uso general, VDDQ y VDD se combinan en una sola fuente de alimentación.

  Algunos chips también tienen VDDL, que suministra energía a la DLL y también puede utilizar la misma fuente de alimentación que VDD. Al diseñar una fuente de alimentación, es necesario considerar si el voltaje y la corriente cumplen con los requisitos, la secuencia de encendido y el tiempo de encendido de la fuente de alimentación, la monotonicidad, etc. Los requisitos de voltaje de la fuente de alimentación generalmente están dentro del ±5%. La corriente debe calcularse en función de los diferentes chips utilizados y la cantidad de chips.

  Dado que la corriente de DDR es generalmente relativamente grande, al diseñar la PCB, el estado más ideal es tener un plano de potencia completo colocado en los pines, aumentar el almacenamiento de energía del capacitor en la entrada de energía y agregar un pequeño 100 nF ~ 10 nF. filtrado por condensador.

B. Fuente de alimentación de referencia Vref

  Se requiere que la fuente de alimentación de referencia Vref siga a VDDQ y Vref = VDDQ/2, por lo que puede ser proporcionada por un chip de potencia o puede obtenerse mediante división de voltaje de resistencia. Dado que Vref generalmente tiene una corriente pequeña, del orden de unos pocos mA a decenas de mA, el divisor de voltaje de resistencia se utiliza para ahorrar costos y ser más flexible en el diseño. Se coloca más cerca del pin Vref y sigue de cerca el voltaje VDDQ. , por lo que se recomienda utilizar este método. Cabe destacar que la resistencia utilizada para la división de voltaje puede estar entre 100 y 10K, y se requiere una resistencia con una precisión del 1%. Es necesario agregar un filtro de capacitor de punto de 10 nF a cada pin del voltaje de referencia Vref, y es mejor conectar un capacitor en paralelo a cada resistencia divisoria de voltaje.

C. Voltaje VTT (voltaje de terminación de seguimiento) utilizado para hacer coincidir

  VTT es la fuente de alimentación a la que se conecta la resistencia coincidente, VTT=VDDQ/2. En el diseño de DDR, según la topología, algunos diseños no utilizan VTT, como cuando el controlador tiene relativamente pocos dispositivos DDR. Si se utiliza VTT, el requisito actual de VTT es relativamente grande, por lo que las pistas deben colocarse con láminas de cobre. Y VTT requiere que la fuente de alimentación pueda absorber y absorber corriente. Generalmente, se puede utilizar un chip de energía generador de VTT especialmente diseñado para DDR para cumplir con los requisitos.

  Además, generalmente se coloca un capacitor de 10 Nf ~ 100 nF al lado de cada resistencia conectada al VTT. Todo el circuito VTT requiere un capacitor grande de nivel uF para el almacenamiento de energía.

  En el diseño de Huawei, cuando se utilizan partículas DDR, básicamente no se utiliza la fuente de alimentación VTT y se utiliza la combinación Thevenin de resistencia desplegable. La fuente de alimentación VTT solo se utiliza cuando se utilizan tarjetas de memoria.

  En circunstancias normales, las líneas de datos DDR tienen una topología de una unidad, y DDR2 y DDR3 tienen coincidencia interna ODT, por lo que no es necesario utilizar VTT para hacer coincidir y obtener una mejor calidad de señal. Si las líneas de dirección y señal de control de DDR2 tienen múltiples cargas, habrá más de una unidad y no habrá ODT en su interior. Su topología es una estructura en forma de T, por lo que a menudo se necesita VTT para el control de coincidencia de calidad de la señal. DDR3 se puede enrutar en modo Fly-by:

  Un caso de diseño DDR3 para analizar y comparar las diferencias entre el uso de trazas de carga de alta impedancia y el uso de líneas principales y trazas de carga con la misma impedancia.

  Como se muestra en la imagen de arriba, Case1 utiliza un diseño de impedancia de 50 ohmios desde el controlador interno a cada SDRAM. Case2 adopta un diseño de línea principal de 40 ohmios y línea de carga de 60 ohmios. Esto se compara y analiza mediante herramientas de simulación.

  Se puede ver en la forma de onda de simulación anterior que el Caso2 que utiliza trazas de carga de mayor impedancia tiene una calidad de señal significativamente mejor que el diseño del Caso1 en el que todas las líneas principales secundarias usan la misma impedancia. Además, tiene el mayor impacto en la carga cerca del extremo motriz y tiene un impacto menor en la carga en el extremo alejado del extremo motriz. Esto es exactamente lo que se analizó anteriormente. La capacitancia distribuida de la carga hace que la impedancia de la línea de carga disminuya. Si la línea principal y la línea de carga están diseñadas con la misma impedancia, se producirá una discontinuidad de impedancia. Diseñe la traza de carga para que tenga una impedancia más alta para equilibrar la capacitancia distribuida introducida por la carga, de modo que se pueda lograr el equilibrio de impedancia de toda la traza.

  La práctica de equilibrar la capacitancia de carga aumentando la impedancia de la traza de carga es en realidad un método utilizado a menudo en diseños anteriores de conexión en cadena. DDR3 llama a esta topología fly-by, lo que en realidad tiene un cierto significado: pretende enfatizar que el rastro del trozo de carga es lo suficientemente corto.

2. Reloj

  El reloj de DDR es un cableado diferencial. Generalmente, los terminales están conectados en paralelo con un método de coincidencia de 100 ohmios. La impedancia de control de par diferencial del cableado diferencial es de 100 ohmios y la línea de un solo extremo es de 50 ohmios. Cabe señalar que las líneas diferenciales también pueden usar la coincidencia en serie. La ventaja de usar la coincidencia en serie es que puede controlar la lentitud del flanco ascendente de la señal diferencial, lo que puede tener un cierto efecto en la EMI.

3. Datos y DQS

  La señal DQS es equivalente al reloj de referencia de la señal de datos y debe mantenerse con la misma longitud que la señal CLK durante el enrutamiento. DQS es una señal de un solo extremo debajo de DDR2. DDR2 se puede usar como señal diferencial o de un solo extremo. Cuando se usa un solo extremo, DQS- debe estar conectado a tierra, mientras que DDR3 es una señal diferencial y requiere una línea diferencial de 100 ohmios. Dado que hay un ODT interno, DQS no requiere una resistencia de 100 ohmios en paralelo con el terminal. Cada señal de datos de 8 bits corresponde a un conjunto de señales DQS.
La señal DQS debe mantener la misma longitud que las señales DQS en el mismo grupo al enrutar, y la impedancia de un solo extremo se controla a 50 ohmios. Al escribir datos, los centros de DQ y DQS están alineados, y al leer datos, los bordes de DQ y DQS están alineados. La mayoría de las señales DQ son impulsadas por uno, y DDR2 y DDR3 tienen una coincidencia ODT interna, por lo que la coincidencia en serie generalmente es suficiente.

4. Dirección y control

  La velocidad de las señales de dirección y control no es tan rápida como la de DQ. Se muestrean en función del flanco ascendente del reloj, por lo que deben mantenerse con la misma longitud que la traza del reloj. Sin embargo, si se utilizan varios chips DDR, las señales de dirección y control están en una relación de una unidad a varias, y es necesario prestar atención a si el método de coincidencia es adecuado.

5. Consideraciones sobre el diseño de PCB

  Durante el diseño de la PCB, las partículas DDR deben colocarse lo más cerca posible del controlador DDR. Cada pin de la fuente de alimentación debe colocar un condensador de filtro, y toda la fuente de alimentación debe tener un condensador grande de más de 10 uF colocado en la entrada de alimentación. Es mejor dirigir la fuente de alimentación a los pines utilizando una capa separada. Lo mejor es colocar las resistencias emparejadas en serie en el extremo de la fuente. Si es una señal bidireccional, entonces debe colocarse en el mismo extremo. Si se trata de una estructura de coincidencia DDR con múltiples unidades, la resistencia pull-up VTT debe colocarse en el extremo más alejado y el diseño del chip debe estar equilibrado.

  La siguiente figura muestra varias estructuras de topología DDR. Primero, en el caso de una unidad y dos unidades, se divide en estructura de árbol, cadena tipo margarita y estructura Fly-by. Fly-by es una estructura en cadena tipo margarita con un pequeño STUB. Tanto DDR2 como DDR3 son adecuados para estructuras en cadena. Usando una estructura de árbol, se pueden unir dos chips a los lados frontal y posterior de la PCB para reducir la longitud de la bifurcación. La topología DDR de una unidad y varias unidades es relativamente compleja y requiere una simulación cuidadosa.

  Topología en forma de T , también llamada topología en estrella, su estructura se muestra en la Figura 1. La carga del extremo receptor y la longitud de la traza de cada rama de la topología en estrella deben mantenerse lo más consistentes posible. Esto garantiza que la carga del extremo receptor de cada rama reciba la señal al mismo tiempo. Generalmente se requiere una resistencia terminal en cada rama, y la resistencia de la resistencia terminal debe coincidir con la impedancia característica de la conexión. La topología en estrella puede evitar eficazmente el problema de la asincronización del reloj, la dirección y las señales de control.

  La topología en cadena se muestra en la Figura 2. A diferencia de la topología en estrella, la topología en cadena no mantiene la longitud del cableado desde el extremo conductor hasta cada carga lo más consistente posible, pero garantiza que la longitud desde cada extremo conductor hasta la línea troncal de señal sea lo más corta posible. Las características de cableado de la topología en cadena sacrifican la sincronización del reloj, la dirección y las señales de control, pero la característica más importante es reducir la longitud de cada cableado derivado de carga tanto como sea posible para evitar la interferencia reflejada de las señales derivadas en la señal principal.

  Cuando la frecuencia de la señal es inferior a 800 MHz, ambas topologías anteriores pueden satisfacer las necesidades de rendimiento del sistema. Pero cuando la velocidad de la señal alcanza los 1000 MHz o más, la topología en forma de T no puede satisfacer las necesidades de rendimiento. La razón es que la longitud del cableado derivado de la topología tipo T es demasiado larga. Es difícil lograr la adaptación de impedancia con el canal principal sin agregar resistencias terminales. Para lograr la adaptación de impedancia de cada rama, agregar resistencias terminales aumenta el costo. ... La carga de trabajo y el costo del diseño de circuitos son algo que no queremos ver.

  Por lo tanto, las señales de alta velocidad utilizan una topología en forma de T, especialmente cuando Stub> 4, la interferencia de reflexión de las señales derivadas en la señal troncal es muy grave. Por lo general, DDR2 utiliza una topología en forma de T y DDR3, que tiene requisitos de baja velocidad, utiliza una topología en forma de T. La topología de cadena tipo margarita se utiliza principalmente en DDR3. La principal ventaja de la topología de cadena tipo margarita es el cableado de rama corta. Generalmente se cree que la longitud del cableado de rama de cadena tipo margarita es inferior a 1/10 de la longitud de propagación del borde ascendente de la señal. , que puede debilitar efectivamente la señal derivada. Diferentes libros tienen diferentes opiniones sobre la interferencia de la reflexión en la señal principal. En términos generales, está bien que la longitud del rastro sea inferior a 1/6-1/10 de la propagación del borde ascendente. Longitud. En el diseño real, definitivamente esperamos que cuanto más corta sea la longitud, mejor.

  La topología en cadena puede suprimir eficazmente las señales reflejadas de las ramas, pero en comparación con la topología en forma de T, las señales de reloj, dirección y control de la topología en cadena no pueden llegar a diferentes chips DDR al mismo tiempo. Para resolver el problema de la asincronización de la señal en la topología en cadena, el nuevo estándar de DDR3 agrega tecnología de compensación de tiempo para lograr la sincronización de la señal mediante el ajuste interno de DDR3. Cuando la frecuencia de la señal alcanza los 1600 MHz, la topología en forma de T es impotente. Sólo la cadena tipo margarita o su topología derivada pueden cumplir tales requisitos de rendimiento. Generalmente, DDR3 recomienda utilizar una topología mejorada de la topología en cadena, la topología Fly-by , como se muestra en la Figura 3. La topología Fly-by requiere una longitud de cableado derivado Stub=0, y Fly-by tiene una mejor integridad de la señal.

  En la aplicación práctica de la topología en cadena, para suprimir la interferencia de reflexión de la señal troncal debido a ramales demasiado largos y demasiadas ramas, y para mejorar la capacidad de conducción de la señal troncal, generalmente se reserva un circuito de resistencia de terminación al final. La resistencia pull-down final aumentará el consumo de energía de la unidad del puerto IO, por lo que la resistencia pull-up final se utiliza para la terminación. Calcule el voltaje equivalente de Thevenin de la parte impulsora de la señal como el voltaje de activación Vtt. Rt es la resistencia equivalente de la parte impulsora. Por lo general, el valor del voltaje de activación es el voltaje de activación IO general, es decir, Vtt = Vddr. /2.

6. Precauciones de cableado de PCB

1. Al cablear la PCB, utilice una impedancia de 50 ohmios para pistas de un solo extremo y una impedancia de 100 ohmios para pistas diferenciales.
2. Preste atención a controlar la longitud de las líneas diferenciales para que estén dentro de ±10 mil. El mismo grupo de líneas también tiene diferentes requisitos de velocidad, generalmente ±50 mil.
3. Las líneas de control y dirección y las líneas DQS tienen la misma longitud que el reloj, y la línea de datos DQ tiene la misma longitud que la línea DQS en el mismo grupo.
4. Tenga en cuenta que el reloj, DQS y otras señales deben estar separadas por más de 3W.
5. Las señales entre grupos también deben estar separadas al menos 3W.
6. Lo mejor es enrutar el mismo conjunto de señales en la misma capa.
7. Minimizar el número de vías.

7. Problemas de EMI

Debido a su alta velocidad y acceso frecuente, DDR debe considerar su interferencia externa en muchos diseños. Debe prestar atención a los siguientes puntos durante el diseño:

1. El principio es evitar que DDR interfiera con módulos de circuito y señales susceptibles a interferencias, como señales analógicas, señales de radiofrecuencia, señales de reloj, etc., y afecte los indicadores.
2. No utilice la misma fuente de alimentación para DDR con otros módulos de alimentación que sean susceptibles a interferencias. Si debe utilizar la misma fuente de alimentación, tenga cuidado de utilizar inductores, perlas magnéticas o condensadores para filtrado y aislamiento.
3. En las líneas de señal de reloj y DQS, reserve algunas posiciones para aumentar la resistencia en serie y la capacitancia en paralelo. Cuando la EMI exceda el estándar, aumente la resistencia en serie o la capacitancia de tierra dentro del rango permitido por la integridad de la señal para hacer que la señal aumente y se extienda. Reducir la radiación externa.
4. Realice un tratamiento de protección y utilice una estructura de protección de carcasa metálica para proteger la radiación externa.
5. Mantener la integridad del territorio.

8. Métodos de prueba

1. Tenga en cuenta que el ancho de banda de la sonda del osciloscopio y el propio osciloscopio pueden cumplir los requisitos de la prueba.
2. ;Al seleccionar puntos de prueba, preste atención a elegirlos lo más cerca posible del extremo receptor de la señal.
3. Debido a que la señalización DDR es compleja, esperamos simplemente separar los bits de lectura/escritura para poder probar, depurar y resolver rápidamente problemas de señal. En este punto, el análisis de diagrama de ojo se usa más comúnmente para ayudar a verificar si la señal DDR cumple con los requisitos de voltaje, sincronización y fluctuación.
4. Hay varias configuraciones del modo de disparo. Primero, puede usar el disparador de ancho de preámbulo para separar la señal de lectura/escritura. Según la especificación JEDEC, el ancho del preámbulo de lectura es de 0,9 a 1,1 ciclos de reloj, mientras que el ancho del preámbulo de escritura se especifica en más de 0,35 ciclos de reloj, sin límite superior. El segundo método de activación consiste en utilizar un método de activación de mayor amplitud de señal para separar la señal de lectura/escritura. Normalmente, las señales de lectura/escritura tienen diferentes amplitudes de señal, por lo que podemos separarlas activando el osciloscopio con una amplitud de señal mayor.
5. Durante la prueba, preste atención a la amplitud de la señal, la frecuencia del reloj, el punto de intersección del reloj diferencial, si el flanco ascendente es monótono, sobrepasado, etc.
6. ;Lo más importante a la hora de sincronizar y lo más importante a lo que hay que prestar atención es el tiempo de preparación y el tiempo de espera.

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