Depuración de la interfaz de bus local entre FPGA y CPU integrada

El bus de bus local también se denomina bus de la CPU. De acuerdo con la diferencia en la secuencia de líneas de dirección alta y baja, se puede dividir en el bus de la CPU de Motorola y el bus de la CPU de Intel. La antigua microcomputadora CS51 de un solo chip es un representante típico del bus Intel CPU, y nuestra Power PC de uso común es la arquitectura de bus Motorola CPU, que se deriva del bus 60X (el bus 60X admite 64, 32, 16, 8 cuatro opcionales). modos de ancho de bits). Este artículo toma una CPU Power PC para leer y escribir registros internos de FPGA o RAM e interrumpir la respuesta a través del bus local como ejemplo para presentar las precauciones durante el proceso de desarrollo.

Recuerdo que en el momento de HINOC1.0, el chip Intel XScale PXA270 (CPU ARM) se usaba para interconectar el chip FPGA en el prototipo FPGA, y la sincronización de la interfaz utilizada era la sincronización del bus Local Bus, que era la misma como la sincronización de la interfaz entre la CPU y la SRAM asíncrona externa. El chip HINOC puede considerarse como un periférico de la CPU ARM, que puede asignar espacio de acceso, como registros configurables o RAM. El diagrama de temporización específico se muestra en la figura a continuación. El bus incluye dirección, selección de chip y señales de lectura/escritura. La figura a continuación es una secuencia de lectura simple. Tenga en cuenta que el llamado asíncrono significa que el bus de interfaz de la CPU y la interfaz FPGA correspondiente no están sincronizados, es decir, la señal enviada por la CPU a la FPGA no incluye la señal del reloj, y la FPGA necesita usar su propia interfaz interna. señal de reloj para recopilar la dirección, los datos y otras señales de la interfaz de la CPU, que solo se pueden usar después de la sincronización. La CPU lee el tiempo FPGA en la figura a continuación. Después de que la CPU da la dirección y la señal de control de lectura, espera el tiempo tAA antes de que pueda obtener los datos correctos y válidos del bus de datos. El tiempo tAA se puede determinar mediante configurando los registros en el PXA270.