Verilog HDL Quick Start 1: descripción básica, estructura y tipos de datos

Tabla de contenido

1. Terminología y descripción general

Dos, sintaxis de Verilog

1. La estructura básica del programa

2. Declaración de módulos y puertos

3. Tipo de datos

4. Representación numérica

5. Creación de instancias del módulo (llamada)

---

1. Terminología y descripción general

Descripción general de la síntesis y simulación RTL:

Dos, sintaxis de Verilog

1. La estructura básica del programa

módulo nombre del módulo (lista de puertos);  

    Declaración de puerto (incluyendo entrada, salida, variables, etc.)

    Declaración de variables y señales de este módulo

    Descripción real de la función del circuito

    Parámetros de tiempo

endmodule

Programa de muestra:

2. Declaración de módulos y puertos

3. Tipo de datos

4. Representación numérica

5. Creación de instancias del módulo (llamada)