Verilog HDL Quick Start 4: siempre proceso, condición, juicio, declaración de bucle, función, módulo de tareas

Tabla de contenido

Uno o dos siempre procesos

Dos, declaración if-else

Tres, declaración de caso

Tres, declaración de bucle

Cuatro, verilog otros submódulos

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Uno o dos siempre procesos

Nota:

1. El bloque siempre se activa solo cuando las variables de la lista sensible cambian (* representa todas las variables)

2. En el proceso de secuencia del ejemplo: sensible a los flancos ascendentes y descendentes

Dos, declaración if-else

¡Es exactamente igual que el lenguaje c!

Tres, declaración de caso

Declaración derivada de la declaración del caso

Tres, declaración de bucle

Cuatro, verilog otros submódulos