A brief technical description of the FPGA acquisition card
1 Introduction
Camera Link is an industry standard interface used in the camera. It consists of a plurality of serial link using a differential signal components. The amount of data to be transmitted, each camera may be used one or two cables.
Automatic Imaging Association is the creator of Camera Link standard, it seems to put some effort to remove Wikipedia hyperlinks, and forcing members to remove the standard from the Internet. Camera Link resulting lack of information is the main reason I wrote this guide.
2 Electric
Camera Link electrical standards using LVDS, low-voltage differential signal. Each signal is carried by two conductors, the voltage difference is 0.35 V. When the nominal potential higher than the potential of the positive electrode negative electrode lead wire, which represents a high logic level, when a negative high potential wire, low .
3 "link layer" - Channel Link
Camera Link serial link design follows the Channel Link. Each link transfer up to 7 bits, MSB first. Duty cycle clock accompanying the serial frame is 4: 3, after the second bit (bit 5) has a falling edge.
Channel Link transmitter and receiver chips typically use a common clocking process three or four serial data link. Camera Link each chip uses four.
Channel Link recommended Twinax (shielded twisted pair) cables or twisted pair transmission. I constructed a Camera Link cable is not compatible with a camera, but use the Channel Link previous Cat5 network cable. If you want / need to connect your own Camera Link cable to transmit, it is worth a try.
For more information on Channel Link, read National Semiconductors of Channel Link Design Guide 
, much of which is also associated with Camera Link.
Camera Link frame serial clock between 40 and 85 MHz, even though some Channel Link chip support higher frequencies.
4 Data transfer
The following diagram shows how the complex Camera Link is established between one and three Channel Link transmitter and the receiver. Click on it to view scalable SVG images.
5 three configurations
Camera Link has three variants, basic, medium and full-size. 4 basic configuration uses only one channel Channel Link transmitter (the transmitter at the bottom), only one cable. Medium two transmitters and receivers, Full use three, two cables are required.
6 ports, taps and drills
Each chip may be transmitted per clock cycle 4 * 7 = 28. Each transmission a synchronization frame, and a data valid line synchronization bits, and a remain unassigned. This provides 24 bits of pixel data is transmitted each basic configuration, is configured to provide each of the transmission of medium 48. The maximum value of a fully configured for each transmission 72, but it is limited to the standard 64-bit.
Due to flee my reasons, not the data bit sequence assigned to the serial link, but a serious replacement in each transmission chip. (When the proximity switch while the serial link, which can help reduce crosstalk or peak drive power.) Graph on the left shows a digital link each link bit from the lowest value ( above B0 ) to the highest. F, L and D represent frame is valid, and valid data valid bit lines, spare bits underlined.
在标准中，64个可能的数据位被分成8个8位“端口”，其他人都称之为“水龙头”。它们由以字母A开头的大写字母表示，其中包含0到7位。标准规定了如何将像素数据分配给端口。当像素（或颜色通道）的值是8位宽的倍数时，它们按顺序分配给端口。例如，16位像素值将使用端口A和B，分配位0至15而不进行置换。24位RGB像素使用端口A（红色），B（蓝色）和C（绿色）。
分数字节宽度的值被分开。对于12位值，低8位分别按顺序分配给端口A，C，E和D. 端口B和F按顺序包含每个值的剩余4位，从端口B的位0到位3的第一个值（或全局计数的位8到11）开始。像素位宽度10和14分别向上兼容12和16。
最后，应该提到的是，一些相机和图像采集卡声称通过Camera Link支持10抽头，80位传输。由于我没有掌握这样的设备，我只能推测他们是如何工作的。我假设我用64到71表示的位被违反标准使用，并且芯片Y和Z上的冗余F，L，D和备用位被数据替代。
7 引脚和电缆方向
该图分别列出了相机和抓取器端的所有导线的连接器针号。除数据链路外，还有四个摄像机控制信号和一个双向串行接口。摄像机控制线的引脚按从CC1到CC4的顺序给出。串行接口用于调整摄像机设置，除了电气标准（LVDS）外，其他设备均兼容RS232。
以下是用于Camera Link的普通尺寸连接器的引脚分配。针1通常标有一个小三角形。这些连接器被称为MDR26，用于26针Mini Delta Ribbon。该标准还允许使用较小的连接器，称为Mini-Camera-Link或SDR26（缩小三角形色带）。
非数据连接器引脚具有以下功能：
| 相机别针 | 抓机针 | 信号 | 评论 |
|---|---|---|---|
| 1，13，14，26 | 1，13，14，26 | 内屏 | 相机中的数字地面 |
| 1，26 | 1，26 | PoCL：+ 12V | 相机链路功率≤4W |
| 7，20 | 20，7 | 未使用电缆2 | 以100Ω终止 |
细心的读者会注意到属于同一信号的两根导线总是在连接器的两侧（≤13和> 13）彼此相对，并且它们的两侧在电缆的另一端相反。这样做的目的是为了防止由不同长度的引线连接两排PCB连接器造成的歪斜（参见 Channel Link设计指南第6页）。
纯粹从电气连接的角度来看，Camera Link电缆是对称的。但是，如果反转用于基本配置的电缆的方向，则先前用于串行接口的电线将携带数据链路X3，因此频率更高。一些电缆制造商通过不屏蔽串行接口线以及数据链路线来降低成本。这些电缆不能倒转，并且它们的摄像头和抓取器端通常标记为这样。由于相关原因，这些电缆不能用作中型或全配置的第二根电缆。如果你想为此目的购买电缆（或者不想打扰匹配结束），不要忘记指定。
8关于FPGA采集卡实现的注意事项
通过Camera Link构建集成电路来接收数据相对比较简单。除了取消位排列外，它只需要一个反序列化器。串行帧时钟可以乘以7来记录传入位，但乘以3.5，并使用DDR触发器可能是一个更好的主意。
主要的非平凡任务是找到正确的对齐方式，即位的采样点和每个7位字的第一位。通常都不是硬编码的（尽管如果你正在用特定的相机构建系统，你可能会这样做）。精确的采样点可以通过使时钟倍增的组件中的可变相移来调整。
位对齐的确定取决于数据位与时钟的相关性（参见上图）。它应该真的有可能约束正确对准，但似乎没有办法强加给工具的特定约束。问题的关键是时钟和数据网络在FPGA中是分开的，我们需要串行帧时钟作为时钟（用于乘法和采样）以及用于比特对齐比较的数据。这似乎引起了显着的延迟，供应商工具必须意识到这一延迟，但不允许约束条件进行补偿。结果，实现了采样时钟和数据位之间的可调整移位，其必须通过软件（或状态机）来改变，直到接收到有效数据。
为了确定采样的串行帧时钟本身的对齐，将其与包含4个高位和3个低位的7位字比较是最简单的。这确保了对于标准一致性时钟，在每个数据字中对齐仅发生一次。我看到一个摄像头有一个明显不标准的发送器芯片，它不能可靠地产生4：3的时钟占空比。为了支持它，我仅匹配上升时钟沿，并添加了一个状态位，以防止在每个字期间多次读取串行移位寄存器。
关于FPGA采集卡实现的简要技术说明
1介绍
Camera Link是工业相机中使用的标准接口。它由多个使用差分信号的串行链路组成。根据要传输的数据量，每台摄像机可以使用一条或两条电缆。
自动影像协会是Camera Link标准的创造者，似乎投入了一些精力去除维基百科的超链接，并迫使成员从网上移除标准。由此导致的Camera Link信息缺乏是我撰写本指南的主要原因。
2电气
Camera Link使用的电气标准是LVDS，低电压差分信号。每个信号由两根导线承载，电压差为0.35 V.当标称正极导线的电位高于负极导线的电位时，这表示高逻辑电平，当负导线的电位较高时，为低电平。
3“链接层” - 频道链接
Camera Link的串行链接遵循Channel Link设计。每个链路传输7位，MSB在前。伴随的串行帧时钟的占空比为4：3，在第二位（第5位）后有下降沿。
Channel Link发送器和接收器芯片通常使用一个公共时钟处理三个或四个串行数据链路。Camera Link每个芯片使用四个。
Channel Link建议使用twinax（屏蔽双绞线）或双绞线电缆进行传输。我为一部与Camera Link不兼容的相机构造了一条电缆，但是使用了Channel Link以前的Cat5网络电缆。如果您想要/必须将您自己的电缆连接到Camera Link传输，这是值得一试的。
有关Channel Link的更多信息，请阅读National Semiconductors 的 Channel Link设计指南，其中大部分内容也与Camera Link相关。
Camera Link使用40到85 MHz之间的串行帧时钟，即使某些Channel Link芯片支持更高的频率。
4数据传输
以下复杂的图表显示了Camera Link是如何在一个和三个Channel Link发送器和接收器之间建立的。点击它查看可缩放的SVG图像。
5 三种配置
Camera Link有三种变体，基本型，中型和全型。基本配置只使用一个4通道Channel Link发送器（底部的发送器），只需要一根电缆。Medium使用两个发送器和接收器，Full使用三个，都需要两根电缆。
6 端口，水龙头和钻头
每个芯片可以在每个时钟周期传输4 * 7 = 28位。每个传输一个帧同步，行同步和数据有效位，并且一位保持未分配状态。这为基本配置每次传输提供24个像素数据位，中型配置提供每个传输48位。完整配置的最大值为每次传输72位，但标准将其限制为64位。
由于逃离我的原因，数据位并未按顺序分配给串行链路，而是在每个传输芯片内严重置换。（当邻近的串行链路同时切换时，这可以帮助降低串扰或峰值驱动器功率。）图表左侧的数字列出了每条链路上从最低值链路位（上面的 b0 ）到最高。F，L和D代表帧有效，行有效和数据有效位，下划线表示备用位。
在标准中，64个可能的数据位被分成8个8位“端口”，其他人都称之为“水龙头”。它们由以字母A开头的大写字母表示，其中包含0到7位。标准规定了如何将像素数据分配给端口。当像素（或颜色通道）的值是8位宽的倍数时，它们按顺序分配给端口。例如，16位像素值将使用端口A和B，分配位0至15而不进行置换。24位RGB像素使用端口A（红色），B（蓝色）和C（绿色）。
分数字节宽度的值被分开。对于12位值，低8位分别按顺序分配给端口A，C，E和D. 端口B和F按顺序包含每个值的剩余4位，从端口B的位0到位3的第一个值（或全局计数的位8到11）开始。像素位宽度10和14分别向上兼容12和16。
最后，应该提到的是，一些相机和图像采集卡声称通过Camera Link支持10抽头，80位传输。由于我没有掌握这样的设备，我只能推测他们是如何工作的。我假设我用64到71表示的位被违反标准使用，并且芯片Y和Z上的冗余F，L，D和备用位被数据替代。
7 引脚和电缆方向
该图分别列出了相机和抓取器端的所有导线的连接器针号。除数据链路外，还有四个摄像机控制信号和一个双向串行接口。摄像机控制线的引脚按从CC1到CC4的顺序给出。串行接口用于调整摄像机设置，除了电气标准（LVDS）外，其他设备均兼容RS232。
以下是用于Camera Link的普通尺寸连接器的引脚分配。针1通常标有一个小三角形。这些连接器被称为MDR26，用于26针Mini Delta Ribbon。该标准还允许使用较小的连接器，称为Mini-Camera-Link或SDR26（缩小三角形色带）。
非数据连接器引脚具有以下功能：
| 相机别针 | 抓机针 | 信号 | 评论 |
|---|---|---|---|
| 1，13，14，26 | 1，13，14，26 | 内屏 | 相机中的数字地面 |
| 1，26 | 1，26 | PoCL：+ 12V | 相机链路功率≤4W |
| 7，20 | 20，7 | 未使用电缆2 | 以100Ω终止 |
细心的读者会注意到属于同一信号的两根导线总是在连接器的两侧（≤13和> 13）彼此相对，并且它们的两侧在电缆的另一端相反。这样做的目的是为了防止由不同长度的引线连接两排PCB连接器造成的歪斜（参见 Channel Link设计指南第6页）。
纯粹从电气连接的角度来看，Camera Link电缆是对称的。但是，如果反转用于基本配置的电缆的方向，则先前用于串行接口的电线将携带数据链路X3，因此频率更高。一些电缆制造商通过不屏蔽串行接口线以及数据链路线来降低成本。这些电缆不能倒转，并且它们的摄像头和抓取器端通常标记为这样。由于相关原因，这些电缆不能用作中型或全配置的第二根电缆。如果你想为此目的购买电缆（或者不想打扰匹配结束），不要忘记指定。
8关于FPGA采集卡实现的注意事项
通过Camera Link构建集成电路来接收数据相对比较简单。除了取消位排列外，它只需要一个反序列化器。串行帧时钟可以乘以7来记录传入位，但乘以3.5，并使用DDR触发器可能是一个更好的主意。
主要的非平凡任务是找到正确的对齐方式，即位的采样点和每个7位字的第一位。通常都不是硬编码的（尽管如果你正在用特定的相机构建系统，你可能会这样做）。精确的采样点可以通过使时钟倍增的组件中的可变相移来调整。
位对齐的确定取决于数据位与时钟的相关性（参见上图）。它应该真的有可能约束正确对准，但似乎没有办法强加给工具的特定约束。问题的关键是时钟和数据网络在FPGA中是分开的，我们需要串行帧时钟作为时钟（用于乘法和采样）以及用于比特对齐比较的数据。这似乎引起了显着的延迟，供应商工具必须意识到这一延迟，但不允许约束条件进行补偿。结果，实现了采样时钟和数据位之间的可调整移位，其必须通过软件（或状态机）来改变，直到接收到有效数据。
为了确定采样的串行帧时钟本身的对齐，将其与包含4个高位和3个低位的7位字比较是最简单的。这确保了对于标准一致性时钟，在每个数据字中对齐仅发生一次。我看到一个摄像头有一个明显不标准的发送器芯片，它不能可靠地产生4：3的时钟占空比。为了支持它，我仅匹配上升时钟沿，并添加了一个状态位，以防止在每个字期间多次读取串行移位寄存器。