Erste Schritte mit Verilog (4) (Gate-Level-Modellierung)

Eingebaute Grundtür

Die folgenden integrierten Basis-Gates sind in Verilog HDL verfügbar:

• Gatter mit mehreren Eingängen
  • and,nand,or,nor,xor,xnor
• mehrere Ausgangsgatter
  • buf，not
• Drei-Staaten-Tor
• Pull-Up- und Pull-Down-Widerstände
• MOS-Schalter
• Zwei-Wege-Schalter

Spezifische Gatterinstanzanweisungen können in Beschreibungen des Logikdesigns auf Gatterebene verwendet werden. Das Folgende ist das Format einer einfachen Türinstanzanweisung:

gate_type[instance_name] (term1, term2, ..., termN);

Beachten Sie, dass instance_name optional ist; gate_type gilt für die verschiedenen oben aufgeführten Türtypen, jeweilsterm Wird zur Darstellung verwendet das Netz oder Register, das mit dem Ein-/Ausgangsport des UND-Gatters verbunden ist.

Gatter mit mehreren Eingängen

and, nand, or, nor, xor, xnor Diese Logikgatter haben nur einen einzigen Ausgang und einen oder mehrere Eingänge.

Hier einige konkrete Beispiele:

and A1(Out1, In1, In2);

and RBX(Sty, Rib, Bro, Qit, Fix);

xor (Bar, Bud[0], Bud[1], Bud[2]),
    (Car, Cut[0], Cut[1]),
    (Sar, Sut[2], Sut[1], Sut[0], Sut[3]);

Einfaches Beispiel

4-1 Beschreibung der Multiplex-Auswahlschaltung auf Gate-Ebene:

module MUX4x1(Z, D0, D1, D2, D3, S0, S1);
  output Z;
  input D0, D1, D2, D3, S0, S1;

  and (T0, D0, S0bar, S1bar),
      (T1, D1, S0bar, S1),
      (T2, D2, S0, S1bar),
      (T3, D2, S0, S1);

  not (S0bar, S0),
      (S1bar, S1);

  or (Z, T0, T1, T2, T3);
endmodule