[Kurzer Kurs der statischen Timing-Analyse (1)] Einführung

1. Schreiben Sie vorne

Was ist die Kernkompetenz eines Digital Chip Engineers ? Verschiedene Ingenieure mögen unterschiedliche Antworten geben, manche beziehen sich auf die Hardware-Beschreibungssprache , manche beziehen sich auf das Verständnis bestimmter Algorithmen und Protokolle , und wieder andere beziehen sich auf die Kombination von Hardware und Software . Der Autor möchte damit sagen: Diese Aussagen sind tatsächlich richtig oder nicht. Die Hardware-Beschreibungssprache ist nichts anderes als die wiederholte Verwendung der Anweisungen immer und zuzuweisen, und einige grundlegende Protokollalgorithmen sind eigentlich nicht kompliziert zu studieren. Für den Autor, bei herkömmlichen Fähigkeiten, gibt es zwei zusätzliche Fähigkeiten, die durchaus sind wichtig, eine davon ist die Analysefähigkeit von sdc/STA , die als Brücke wichtig ist , um die Verbindung zwischen dem Frontend und dem Backend herzustellen , obwohl für DE-Ingenieure die zuerst gelieferte sdc-Version oft ungenau ist und es gibt keine Möglichkeit, durch dieses sdc einen fehlerfreien Timing-Bericht zu generieren, aber der Inhalt von sdc ist eine vollständige und vollständige Zuordnung von Zeitbeschränkungen von der Beschreibung auf Verhaltensebene bis zur Gate-Ebene, einer realen Schaltungsebene. Beim Schreiben dieser Kolumne dient eine zum Lernen von Aufzeichnungen und die andere zum Kommunizieren und Teilen , um Fans und Leser zu belohnen.

1.1 Schnellnavigationslinks ·

Kurzes Tutorial zur statischen Timing-Analyse (1) Einführung
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Statische Timing-Analyse Kurzes Tutorial (4) Ein kurzes Tutorial zur statischen Timing-Analyse mit konventionellen Taktbeschränkungen
(5) Ein kurzes Tutorial zur statischen Timing-Analyse mit anderen Taktfunktionen
(6) Ein kurzes Tutorial zur statischen Timing-Analyse von Port-Verzögerungen
(7) Ein kurzes Tutorial zu Statische Timing-Analyse mit vollständigen Portbeschränkungen
(8) Falsche Pfade
Kurzer Kurs der statischen Timing-Analyse (9) Kurzer Kurs der statischen Timing-Analyse von Pfaden mit mehreren Zyklen
(zehn) Kurzer Kurs der statischen Timing-Analyse von kombinatorischen Schaltungspfaden
(XI) Kurzer Kurs von Musteranalyse und Constraint-Management
Statische Timing-Analyse (zwölf) Kurze Diskussion der TCL-Sprache

Zweitens, was ist eine statische Timing-Analyse?

Wie wir alle wissen, stellt die vernünftige Ausgewogenheit dieser drei Elemente von PPA einen wichtigen Faktor für den Erfolg eines Chips dar. Im Power Performance-Bereich kann die Leistung an vielen Faktoren gemessen werden, einschließlich der Frequenzleistung , dh der Zeitanforderungen , STA Statische Timing-Analyse Es ist eine Methode, um zu prüfen, ob die entworfene Schaltung die Timing-Anforderungen erfüllen kann.Der Entwicklungsingenieur führt nach der Synthese eine vorläufige STA-Prüfung gemäß dem entworfenen sdc durch.In der Synthesephase sind jedoch viele Annahmen über das Taktnetzwerk tatsächlich nicht verfügbar , nur wenn Erst nach Abschluss der Layoutplanung und der Clock-Tree-Synthese kann ein relativ genaues Timing-Analyseergebnis erhalten werden, daher sind DE-Ingenieure Chipdesigner, die zum ersten Mal STA-Analysen ausprobieren.

3. Warum zeitliche Beschränkungen erforderlich sind

Herkömmliche Chip-Designteams berücksichtigen oft selten Zeitprobleme, da ihre Ziele für sie eher darauf ausgerichtet sind, wie funktionale Anforderungen erfüllt werden können . Das physische Designteam ist für die Einhaltung der Zeitanforderungen verantwortlich , kennt aber die interne Struktur des Designs nicht Sie müssen sich also auf DE verlassen, um Zeitbeschränkungen zu implementieren. Das Feld der Beschränkungen ist voll von subtilen Unterschieden: Obwohl verschiedene Beschränkungen in Bezug auf Logikfunktionen kaum einen Unterschied machen können, wirken sie sich tatsächlich auf die Leistung des Hardwaredesigns aus, was sich wiederum auf die Qualität der Chips auswirkt sehr wichtig werden.

Viertens, der erste Schritt der Beschränkungen: Synthese

Zeitbeschränkungen sind letztlich Verzögerungsbeschränkungen , die auf reale Schaltungen wirken. Die Schritte, die erforderlich sind, um von einer Verhaltensbeschreibung wie Verilog zu einer realen Schaltung überzugehen, werden als Synthese bezeichnet . Daher müssen wir in der Einführung auch verstehen, was Synthese ist und was sie ist Wie die Synthese bei diesen beiden großen Problemen mit zeitlichen Einschränkungen funktioniert.

4.1 Was ist Synthese

Die Synthese besteht darin , RTL-Code (Verilog) in eine Netzliste umzuwandeln ( Gatterebenevonaufzeichnen

4.2 Beziehung zwischen Synthese und Zeitbeschränkungen

Unterschiedliche Synthesestrategien wie Bereichspriorität/Timingpriorität/Timingbeschränkungen im Syntheseprozess beeinflussen tatsächlich die Ergebnisse der statischen Timinganalyse.Die spezifischen Gründe können wie folgt kurz analysiert werden

4.2.1 Eingabeumordnung

Das folgende Beispiel spiegelt tatsächlich den Einfluss der Syntheseergebnisse auf das Timing wider. Die beiden Logiken sind in der gleichen Logikebene angeordnet und haben die gleiche Wahrheitstabelle , aber für das erste Bild durchläuft die Eingabe zwei Logikebenen . Die Ausgabe Y erreicht werden kann, und für das folgende Bild muss der Eingang drei Logikebenen durchlaufen , um den Ausgang Y zu erreichen besser als der 3. Die beiden sind gut arrangiert, weil es weniger Verzögerung gibt. Diese Aussage ist jedoch nicht absolut , da die Länge der Verzögerung den Druck auf die Setup-Zeit bzw. die Haltezeit verringern kann Das Verfahren zum Reparieren der Haltezeit ist jedoch einfach , und das Verfahren zum Reparieren der Einrichtungszeit ist es kompliziert und schwierig , daher ist es eher geneigt, die erste logische Anordnung zu verwenden.Tuch, die Priorität besteht darin, nur die Einrichtungszeit sicherzustellen.

4.2.2 Pufferung von Eingängen

Zusätzlich zu dem obigen Beispiel können wir ein weiteres Beispiel geben, um den Einfluss der Synthese auf die statische Timing-Analyse zu veranschaulichen: Derselbe Ausgang wird ohne Änderung acht neuen Ports zugewiesen.Die folgenden zwei Syntheseergebnisse entsprechen derselben HDL-Sprache.

In der synthetisierten Schaltung werden jedoch Ausgang 1, Ausgang 3 und Ausgang 4 der zweiten Logikanordnung jeweils in Puffer eingefügt , um die Ansteuerung zu verbessern , sodass das Öffnen und Schließen der nachfolgenden Torschaltungen dieser Ports schneller ist als das von Ausgang 2 (der Elektronen sind im Port ), was die Ergebnisse der statischen Timing-Analyse auf dieser Ebene beeinflusst.

V. Zusammenfassung

In diesem Artikel diskutieren wir, was Timing-Analyse ist und was sie bedeutet , und stellen dann den ersten Schritt der Timing-Einschränkungen vor: die Synthese , wobei wir uns auf die Analyse der Auswirkungen verschiedener Syntheseergebnisse auf das Timing konzentrieren.