1.鼠标设定: 在ALLEGRO视窗 LAYOUT时,每执行一个指令例:Add connect, Show element等鼠标会跳到Option窗口,这样对layout造成不便.
- 控制面版>滑鼠之移动选项中,指到预设按钮(或智慧型移动):取消“在对话方块将滑鼠指标移到预设按钮”设置
2. Text path设置: 在ALLEGRO视窗 LAYOUT时,不能执行一些指令:Show element, Tools>report…
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应急办法:蒐寻一个相应的log文档copy到档案同一路径即可.
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Setup>User Preference之Design_Paths>textpath项设為:C:cadancePSD_14.1sharepcb/text/views即可.
3. 不能编辑Net Logic.
Setup>User Perference之项选择logic_edit_enabled,点选為允许编辑Net Logic, 默认為不能编辑Net Logic.
4. 转gerber前需update DRC,应尽量将DRC排除,有些可忽略的DRC如何消除?
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logo中文字所產生的K/L error,可另外增加一个subclass,这样该文字不用写在ETCH层,可消除K/L error.
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有些可忽略的P/P,P/L 的error,可给那些pin增加一个property—NO_DRC, 操作:Edit/Properties,选择需要的pin,选NO_DRC, Apply, OK
5. 对某些PIN添加了”NO DRC”的属性可ERRO并不能消除﹐这是為什么?
“NO DRC”属性只争对不同的网络﹐对相同的网络要清除ERRO,可设定Same net DRC 為off.
6. 如何Add new subclass:
Setup>Subclass之Define Subclass窗口选Class,点add”New subclass” 通常用到的new subclass有:GeometryBoard Geometry之Top_notes, Bottom_notes, Gnd_notes, Vcc_notes等。其作用為gerber中Log之Title/Page name所放层面。
7. 对differential pair nets 之”net space type” properties应怎样设定?
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先设定对net 设定一differential pair property,
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再在constraints system 控制面板中选择spacing rule nets 栏的attach property nets,并在allegro 窗口control panel的find by name 下选择 property,
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选取相应property,
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再对其套用spacing rule 即可.
8. Hilight时的两种不同的显示方式(实线和虚线)
在setup>user preferences>display中,勾上display_nohilitefont,则以实线显示,不勾则虚线显示,实线比较容易看清
9. 怎样更新Allegro layout窗口下的tool bar和display option设定
View>customization>tool bar中,勾上欲显示在窗口中的内容;欲锁住右边display option窗口,在view>customization>display option中选locked_right.这样重开一个ALLEGRO窗口时就会恢复上一次的设定.
10. Color and Visibility 视窗过长,有的人在使用一阵子后会发现Color and Visibility 视窗过长不好关掉其视窗,这时有两个方法可解决.
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关掉 Allegro程式然后删掉pcbenv路径下的allegro.geo,再进 Allegro 就会重设其视窗
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将Allegro.geo 档中的Form.cvf_main 改其值 60 40 0 430
11. 开啟allegro时,会自动在桌面上生成allegro.jrl档,怎麼解决? 可能的情况:环境变数中将temp路径设成了桌面
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环境变数中将temp应设成:%USERPROFILE%Local SettingsTemp
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Setup>User Perference之Design_Paths>textpath项设成了桌面
12. 当我们要RENAME背面元件时不成功
选Edit/property,选中背面所有元件(FIND中选component),分配一个auto_rename属性,然后再rename一次.
13. Rename
Setup/user preference editor/misc/fst_ref_des可以设数值如501,它代表的意思是元件Rename后是从501开始如C501,R501等等。
14. 我们在走线时﹐经常碰到这样的问题﹒走线时候我们渴望RATS显示随著走线而改变﹐以便走线﹒ Setup/Drawing options之Display中的Ratsnest Points有两选项﹕
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Pin to Pin (Rats在Pin之间显现)
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Closest end point (Rats随走线改变显示)
15. 怎样复制多个有规律的VIA
点COPY在右命令栏X,Y中输入VIA的个数,则间距以PIN舆PIN之间距為准.
16. 有时打开allegro窗口,menu会反白无效.
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将不是系统路径(c:cadencepsd_14.1sharepcbextcuimenus)下的men文档删除,再更新系统路径下的men文档,
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再重新开一个allegro窗口.
17. Stroke的使用
- Setup>User Preferences…>UI:no_dragpopup, 若勾选用右键画stroke图形就可实现快捷功能﹐默认状态為须用CTRL+右键才可实现Stroke功能18. 如何将Help file、可执行程式掛在Allegro Menu上?
1)将LayoutserverFUserg47Menu File下的*.men档Copy to: C:CadencePSD_14.1SharePcbTextcuimenus下,
2)将Pcb_server2PcblHelp File下的Help file Copy to C:CadencePSD_14.1SharePcbHelp下。掛上去的Help file就可以执行了。
19. Menu之Path设置。
Setup>User Preferences之Ui_paths 选menupath项,其默认Path為当前路径和C:CadencePSD_14.1SharePcbTextcuimenus,当你要改变Menu时,建议新增一个Menu路径以防损坏系统的Menu.
20. env中快捷键的保留
将C:Pcbenv 下的env档中alias项Copy to: C:CadencePSD_14.1SharePcbText下的env档中。即可保留你在env中的快捷键设置。
21. 在进行SUB_DRAWING时﹐同一个内容会有两个相同名字﹐有时也无法打开
在SETUP/下的CLIPPATH路经只设当前路径﹐别的去掉
22. 定义某部分区域不能有测试点
在Manufaturing/no_probe_bottom这层加上一块SHAPE则可.当用Route/Testprep/create Probe来create这块区域的测试点时会失败,出现的提示為:Pin out of bounds.
23. Allegro Lib里的pad有更改﹐而在做零件的视窗replace不了该pad﹐即使删掉该pad重新叫进来也不能update﹒
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把该pad的坐标先记下来﹐然后把该种pad删掉﹐
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选toos/PADStack/modify design PADStack…在弹出的窗口中选purge/all,再在弹出的窗口中选yes,之后再重新叫进该pad就ok了.
24. 对於VCC,GND等这些线宽要求较高的信号, 在pin脚比较小,比较密的IC上走这些信号时就很容易產生line to line的错误,如果只是单纯的把线宽改小了来走也会產生L/W的错误.
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在设这些信号的rule时,在constrain system master下的physical (line/vais)rule set etch value下,把min line width设為VCC, GND等信号一般要走的线宽值,
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min neck width设為那些特殊IC能走的线宽值,
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max neck length设為这段线宽减少了的线可以走多长.
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然后在这些信号套上这个rule.以后在走线时就可以把特殊IC上的VCC,GND等信号的线宽改為刚才所设的那个min neck width值而不会出错.
25. 做零件时无法放置PAD
可能是右边display窗口的option栏: Inc 和Text block项数字為零﹐将其改為自然数则可
26. 做金手指零件时﹐REF*等五项内容摆放的层面(Assembly_Top OR Assembly_Bottom)
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当金手指的两面做成同一个零件中时﹐REF*等五项内容只放在Assemble_top 层﹔
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当金手指的两面分开来做成两个零件﹐对於Top层的零件﹐其REF*等五项内容放在Assembly_Top层﹐对於Bottom层的零件﹐其REF*等五项内容放在Assembly_Bottom层
27. 在board file中replace不同封装的零件?
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先给要replace的零件增加一属性----Edit/Property, 选择temporary package symbol, apply.
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再执行指令: place/replace SPECCTRAQuest Temporary/symbol. Replace的零件要与原来的temporary symbol的pin count一样
28. 开啟Allegro视窗时,等待很长时间,在command视窗提示Function未找到等资讯。
将Pcbenv下的不常用之skill file delete掉,把 Allegro.ilint 档内的相应之Load “*.il”行delete掉。
29. Z_COPY命令在shape symbol和flash symbol格式中不能使用.
在setup>drawing size>type去变换工作平臺的格式到可以使用Z_COPY的格式,用后再变回来即可.可省去subdrawing的繁琐.
30. 如何保护自己的Project。
Allegro14.2中Allegro Design Expert之Editor. File>Properties选择Password. 输入密码,再钩选Disable export of design data项,这样你的Project就不会被人盗用了。
31. 在Allegro14.2中不能执行dbfix指令。
- Dbfix为Allegro14.1中用来Repair errors的程式,而在Allegro14.2中将这些Check& Repair errors的功能集中在DB Doctor这一个程式中。DB Doctor可以Check& Repair各类型的errors 它支援各种类型的layout档案格式,像*.brd *.mcm *.mdd *.dra *.psm *.sav *.scf. 但它不能确定完成repair所有errors.
32. Allegro Utilities****程式介绍
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Allegro to SPECCTRA: SPECCTRA Automatic Router
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Batch DRC: 移除板子内所在DRC marks,只是移除mark而以,若要layout须Run Update DRC.
33. 如何避免测点加到Bottom层的零件内。
一般情况下测点都加在Bottom层,即layer选Bottom.在运行加测点时Route>Testprep>Auto…中不要钩选Allow under component,电脑会自动根据零件之Assembly侦测是否有湞点在零件内。已加在零件内的湞点将无效。
34. 如何一次性highlight没有加测点的net
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方法一:在运行完Route>Testprep>Auto…之后,highlight所有net,然后关掉所在层面,只开Manufacturing>PROBE_BOTTOM,之后以框选方式dehilight所有net,再打开需要之层面,剩下的highlight net即为未加测点之net.
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方法二:在运行完Route>Testprep>Auto…之后,在Allegro 命令行输入hl_npt即可一次性highlight没有加测点的net. 前提是…pcbenv下面有hl_npt.il skill file.
35. CRTL键在Allegro中的使用。
在执行逐个多选指令像Hilight、其他命令之Temp Group时,按住CRTL键可以实现反向选择的功能,即执行Hilight时,按CRTL键时为Dehilight, 执行其他命令之Temp Group时按CRTL键为取消选择。
36. 通过show element之report档产生一个list file.
Display>Show element框选目标net or symbol etc,则产生一个Report视窗,将其另存为一个txt档,即为一个list file.这一list file可用於Hilight一组线,Delete一组symbol,此作法比设定Group或定议Bus name更为灵活。
37. 固定Report窗口以便显示多个Report 窗口
在Report窗口选File>Stick,该窗口即可固定﹐再执行Report指令时﹐该窗口将不会被覆盖
38. 中间键之放大缩小的设定
Setup>User Preferences…>Display: no_dynamic_zoom,若勾选﹐则点击中间键时只可一次性Zoom窗口﹐默认状态时﹐点击中间键可随意zoom窗口。
39. Show element时不显示manhattan etch length
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Setup>User Preferences…>UI: show_max_manhattan_pins 在Value栏Key入1就可以Show element时不显示manhattan etch length,此设置对有NO_RAT属性的net不适用。
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一般情况下超过50 pins的net,比如GND等power net, Show element时不显示manhattan etch length。
40.非电气引脚零件的制作
建圆形钻孔:
(1)parameter:没有电器属性(non-plated)。
(2)layer:只需要设置顶层和底层的regular pad,中间层以及阻焊层和加焊层都是。
注意:regular pad要比drill hole大一点。
41.Allegro定义层叠结构
对于最简单的四层板,只需要添加电源层和底层,步骤如下:
1、Setup –> cross-section
2、添加层,电源层和地层都要设置为plane,同时还要在电气层之间加入电介质,一般为FR-4
3、指定电源层和地层都为负片(negtive)
4、设置完成可以再Visibility看到多出了两层:GND和POWER
5、铺铜(可以放到布局后再做)
6、z-copy –> find面板选shape(因为铺铜是shape) –> option面板的copy to class/subclass选择ETCH/GND(注意选择create dynamic shape)完成GND层覆铜
7、相同的方法完成POWER层覆铜
42.Allegro生成网表
1、重新生成索引编号:tools –> annotate
2、DRC检查:tools –> Design Rules Check,查看session log。
3、生成网表:tools –> create netlist,产生的网表会保存到allegro文件夹,可以看一下session log内容。
Allegro导入网表
1、file –> import –> logic –> design entry CIS(这里有一些选项可以设置导入网表对当前设计的影响)
2、选择网表路径,在allegro文件夹。
3、点击Import Cadence导入网表。
4、导入网表后可以再place –> may –> placement list选components by refdes查看导入的元件。
5、设置栅格点,所有的非电气层用一套,所有的电气层用一套。注意手动放置元件采用的是非电气栅格点。
6、设置drawing option,status选项会显示出没有摆放元件的数量,没有布线的网络数量
43.Allegro手工摆放元件
1、place –> may –> components by refdes可以看到工程中的元件,可以利用selection filters进行筛选。另外也可以手工摆放库里的元件。还可以将对话框隐藏(hide),并且右键 –> show就可以显示了。
2、如何镜像摆放到底层?
方法一:先在option选mirror,在选器件
方法二:先选器件,然后右键 –> mirror
方法三:setup –> drawing option –> 选中mirror,就可进行全局设置
方法四:对于已摆放的零件,Edit –> mirror在find面板选中symbol,再选元件这样放好元件后就会自动在底层。
3、如何进行旋转?
方法一:对于已经摆放的元件,Edit –> move 点击元件,然后右键 –> rotate就可以旋转方法二:摆放的时候进行旋转,在option面板选择rotate
44.Allegro快速摆放元件
1、开素摆放元件:place –> quickplace –> place all components
2、如何关闭和打开飞线?
关闭飞线:Display –> Blank Rats –> All 关闭所有飞线
打开飞线:Display –> Show Rats –> All 打开所有飞线
3、快速找器件:Find面板 –> Find By Name –> 输入名字
45.约束规则的设置概要
1、约束的设置:setup –> constrains –> set standard values 可以设置线宽,线间距。间距包括:pin to pin、line to pin、line to line等
2、主要用spacing rule set 和 physical rule set
46.约束规则设置具体方法
1、在进行设置时,注意在Constrain Set Name选择Default。这样只要是没有特殊指定的网络,都是按照这个规则来的。
2、一般设置规则:pin to pin为6mil,其他为8mil。
3、Phsical Rule中设置最大线宽,最小线宽,颈状线(neck),差分对设置(这里设置的优先级比较低,可以不管,等以后专门对差分对进行设置),T型连接的位置,指定过孔
4、添加一个线宽约束:先添加一个Constrain Set Name,在以具体网络相对应。
47.区域规则设置
1、设定特定区域的规则,例如,对于BGA器件的引脚处需要设置线宽要窄一些,线间距也要窄一些。
2、setup –> constraints –> constraint areas –> 选中arears require a TYPE property –> add 可以看到options面板的class/subclass为Board Geometry/Constraint_Area –> 在制定区域画一个矩形 –> 点击矩形框,调出edit property –> 指定间距(net spacing type)和线宽(net physical type) –> 在assignment table进行指定