SDRAM是做嵌入式系统中，常用是的缓存数据的器件。基本概念如下（注意区分几个主要常见存储器之间的差异）：
SDRAM（Synchronous Dynamic Random Access Memory），同步动态随机存储器。同步
是指 Memory工作需要同步时钟，内部的命令的发送与数据的传输都以它为基准；动态是指存储阵
列需要不断的刷新来保证存储的数据不丢失，因为SDRAM中存储数据是通过电容来工作的，大家知道电容在自然放置状态是会有放电的，如果电放完了，也就意味着SDRAM中的数据丢失了，所以SDRAM需要在电容的电量放完之前进行刷新；随机是指数据不是线性依次存储，而是自由指定地址进行数据的读写。
现在是当前数字系统的主要的存储器件
SDRAM使用电容的充放电来进行存储信息
下面简单介绍下不同的存储器的电平标准和速度
single data rate （SDR） | double data rate （DDR）
SDRSDRAM 150M/S LVCMOS
DDRSDRAM 400M/S SSTL2.5V
DDR2SDRAM 667M/S SSTL1.8V
DDR3SDRAM 1333M/S SSTL1.5V
单沿的
SDR
传输的标准：
single stand 单端标准：LVCMOS LVTTL（EIA JEDEC）
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o/i H max|
|在这个电压范围内是高电平
o/i H min|
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o/i L max|
|在这个电平区间内是低电平
o/i L min|
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LVTTL:（低电压晶体管晶体管逻辑）
两种都是单端标准
在两种电压标准下，在临界值是没办法进行逻辑判断的，因为在边沿临界时候受到了正向或者反向的干扰时候可能无法判断是否为0还是1，所以为了解决这个问题，最好不要在临界值进行判断，同时适当提高和降低最高和最低电压的判断阈值，可以进行减小噪声的干扰。
DDR：
差分传输：
时钟的对齐方式：中心对齐
采用行列地址选通的方式
采用存储电容方式保持信息
需要刷新以维持电容状态
一次访问一个存储器单元
存储器单元具有各种宽度
从上面可以看到很多引脚
【1】BA[2:0]：选择bank的几个IO，这里有3个IO，可以知道最大支持8个bank。这个是由芯片的DDR控制器，根据逻辑地址计算出来的。
【2】CK, CK#：查分时钟输入口，为DDR2提供时钟
【3】CKE：（CLOCK ENABLE）时钟使能IO
【4】CS#：（CHIP SELECT）芯片片选信号，底有效。如果是高的情况下，屏蔽外界所有指令。
【5】LDM, UDM, DM：（LOW DATA MASK,UPPER DATA MASK,DATA MASK) 数据屏蔽信号，只针对写数据时有用，当DM和LDM使能时，会屏蔽底8位的数据。当DM和UDM使能时会屏蔽高八位的数据。可以说这个信号就是当有数据要写入时会触发。
【6】DQS, DQS#：（DATA STROBE）是内存和内存控制器之间信号同步用的，当要读取数据时，在地址发送之后在CAS Latency时钟周期后（如下图的RL，read latency），就会输出数据，此时同步信号DQS和数据是边沿对齐的，针对当前的MT47H64M16HR 芯片有LDQS和UDQS之分，当传输底八位的时，LDQS有效，当传送高八位时UDQS有效。