В рамках проекта, чтобы завершить проектирование, моделирование, мы должны прототипа на платформе FPGA. Но прототип часто не гладко, всегда будет сталкиваться с каким-то вопросом.
FPGA редактор инструмент Xilinx для нас для отладки, анализа, решить этот вопрос дает хорошую помощь.
Сегодня резюмировать метод по увеличению использования FPGA инструмента редактора внутри задержки линии.
Например, к полезному сигналу на PAD «led_0», с задержкой в несколько нс, а затем отправляется на САП. Сначала нашли в ЛИС в ДОП, расположенных внутри массива, нажмите кнопку «led_0» Эта строка будет отмечен красным светом.
Нажмите на дальнюю правую Attrib, выберите опцию булавки, вот источник и конечный пункт назначения этой сети, и информация задержки. Выберите выход (источник сторона), нажмите Гото, найти сеть
источник (драйвер) стороны, как показано ниже:
Сеть можно увидеть SLICE_X29Y22 из CQ Pin ведомым. Для того, чтобы увеличить задержку, буфер может быть добавлен между SLICE_X29Y22 CQ Pin и PAD (PAD U16 представляет собой О Pin).
Здесь вы можете добавить LUT увеличить задержку.
Во-первых, выберите сеть, в крайнем правом нажмите кнопку Удалить, удалить сетку. ВЫБИРАЕТ неиспользуемого внутри массива ЛОМТИК, щелкните правой кнопкой наиболее добавить дополнительный компонент.
Нажмите кнопку ОК, а затем добавили компонент, названный $ COMP_0. Дважды щелкните на этом компоненте, вы можете видеть, что есть четыре ломтик LUT может быть использован.
Здесь я решил использовать A1 ~ A6 соответствующего LUT, введите следующие строки в окне командной строки:
выберите контактный «SLICE_X29Y22.CQ»
выберите контактный «SLICE_X29Y21.A1» (при вводе этой команды, удерживая нажатой клавишу Ctrl)
Нажмите, чтобы добавить справа.
Затем дважды щелкните новый компонент $ COMP_0 может видеть сигнал на $ NET_0 подключен к A1.
Открытые окна могут быть изменены, чтобы изменить модель, нажмите F =, изменяя внутреннюю схему среза. А1 заполнены в первом A6LUT (так как недавно добавленный в сети подключен к A1, происходит потому, что A6LUT вход от выходного O6), а затем применить, так что схема становится до того пересмотра. Как показано ниже:
$ NET_0 то можно увидеть, что это связано с выходом А.
Затем конечный компонент А Pin $ COMP_0, даже до вывода терминала PAD U16. Используя тот же метод.
выберите контактный «SLICE_X29Y21.A»
выберите контактный «U16.O» (при вводе этой команды, удерживая нажатой клавишу Ctrl)
Нажмите, чтобы добавить справа.
Здесь новое добавление чистого $ NET_3, даже к PAD U16.
Глядя на $ NET_0 и $ NET_3 из Attrib, вы можете видеть, что эти два раза были 0.763ns и 3.204ns.
А перед изменением CQ Pin от SLICE_X29Y22 O терминал PAD U16 с задержкой 0,174 нс + 3.199ns, модифицированной таким образом, что задержка увеличивает 0.594ns. Это просто демо, хочу больше времени с задержкой, вы можете выбрать дальнейший свободный кусочек.
Когда выше завершено, и после задержки, чтобы дать желательно, может генерировать .BIT файл, платформу FPGA для проверки.
Нажмите на Инструменты, выберите Run Bitgen, выберите .BIT размещение файла генерируется, нажмите кнопку OK, чтобы сгенерировать .BIT файл.
