Registros de sintaxe comuns Verilog

1. caso

1. Quando as condições de disparo são diferentes

O código é o seguinte (exemplo):

case(state)
        IDEL : if(ack = 1) A <= 1'b1; else A <= 1'b0; 
        START_1 : if(ack = 2) A <= 1'b1; else A <= 1'b0;
        default : A <= 1'b0;
endcase

2. Quando as condições de disparo são as mesmas

O código é o seguinte (exemplo):

case(state)
        IDEL,ACK1,ACK2,ACK3 : if(ack = 1) A <= 1'b1; else A <= 1'b0; 
        START_1 ,START2,WR_DATA: if(ack = 2) A <= 1'b1; else A <= 1'b0;
        default : A <= 1'b0;
endcase

As condições de disparo aqui também são separadas por vírgulas.

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