머리말
많은 INTEL(ALTERA) IP는 LVDS SERDES IP와 같이 생성될 때 자체 루틴과 함께 제공 됩니다. 생성 메뉴에서 공식 루틴을 생성하도록 선택할 수 있습니다.
이후 IP가 위치한 디렉터리에 [lvds_0_example_design] 폴더가 생성되는데 이 폴더에는 FPGA 프로젝트가 없습니다.
루틴은 어디에 있나요?
readme.txt를 확인하세요.
Altera LVDS SERDES IP의 예제 디자인 파일 세트에 대한 readme.txt 파일입니다
.
이 디렉터리의 파일을 사용하면 다음을 수행할 수 있습니다 .1) LVDS
인터페이스를 인스턴스화하는 Quartus Prime 프로젝트를 생성합니다(생성 시 지정한 것과 동일한 구성).
선택적으로 대상 장치 및 핀 위치
할당을 지정하고, Quartus Prime 소프트웨어를 사용하여 전체 컴파일을 실행하고, 타이밍 클로저를 확인하고, Quartus Prime 어셈블러에서 생성된 프로그래밍 파일을
사용하여 보드의 인터페이스를 테스트 할 수 있습니다. 2) 지원되는 다양한 시뮬레이터에 대한 시뮬레이션 프로젝트를 만듭니다. 시뮬레이션 프로젝트는 LVDS 인터페이스( MegaWizard에서 지정한 것과 동일한 구성) 와 인터페이스를 실행하는 예제 테스트 벤치를 인스턴스화합니다. 시뮬레이션을 실행하고 그 결과를 LVDS 인터페이스 IP의 동작을 이해하는 방법으로 사용할 수 있도록 프로젝트가 생성됩니다 . 이 흐름은 기능적 시뮬레이션만 지원합니다. 타이밍 시뮬레이션은 지원되지 않으며, 타이밍 종료를 확인하려면 TimeQuest 소프트웨어에서 제공하는 정적 타이밍 분석을 사용해야 합니다. 참고: 외부 PLL 모드에서는 외부 PLL의 예가 독립형 QSYS 파일(lvds_external_pll.qsys)에 제공됩니다. 이는 외부 PLL 모드에 대한 사용자 설계에 수정되어 사용될 수 있습니다 . 합성 예제 디자인에는 최상위 SDC 파일을 포함하여 외부 PLL을 LVDS IP에 연결하는 방법에 대한 예제가 있습니다 . qsys_interface_bridge 디렉토리 아래의 파일: qsys_interface_bridge_hw.tcl은 LVDS를 QSYS의 PLL에 연결하는 데 도움이 되는 사용자 정의 구성요소를 정의합니다 . 이는 단순히 일치하지 않는 QSYS 인터페이스(즉, 도관에 대한 클록) 사이의 연결을 허용합니다 . 합성 또는 시뮬레이션 QSYS 시스템을 수정하려는 경우 이 파일이 프로젝트 디렉토리에 추가되었는지 확인하십시오 . 제공된 PLL을 RTL 인스턴스화로 사용하고 QSYS 시스템이 아닌 RTL에서 구성 요소를 수동으로 연결하는 경우 qsys_interface_bridge가 필요하지 않습니다 .
############################################# ###########################
Quartus Prime 예제 설계 생성
############### ############################################# ##############
지원되는 인수에 대한 정보를 보려면 다음을 실행하세요:
quartus_sh -t make_qii_design.tcl -help
Quartus Prime 예제 디자인을 생성하려면 다음을 실행하세요:
quartus_sh -t make_qii_design.tcl
정확한 값을 지정하려면 사용할 장치, 실행:
quartus_sh -t make_qii_design.tcl -device [device_name]
생성된 예제 디자인은 "qii" 하위 디렉터리에 저장됩니다.
디자인을 다시 생성하려면 디자인을 삭제하고 위 명령을 다시 실행하면 됩니다.
DPS(Dynamic Phase Shift),
결합된 TX/RX 또는 기타와 같은 기본이 아닌 예시 설계를 생성하려면:
quartus_sh -t make_qii_design.tcl -device [device_name] -system [system_name]참고: [system_name]은 주어진 예제 설계에 대한 QSYS 시스템의 이름입니다.
기본 "ed_synth.qsys"의 경우 시스템 이름은 "ed_synth"입니다.생성된 예제 디자인은 "qii_<system_name>" 하위 디렉터리에 저장됩니다.
############################################# ###########################
시뮬레이션 예제 디자인 생성
################ ############################################# #############
Verilog 또는 혼합 언어
시뮬레이터에 대한 시뮬레이션 예제 디자인을 생성하려면 다음을 실행합니다.quartus_sh -t make_sim_design.tcl VERILOG
VHDL 전용 시뮬레이터에 대한 시뮬레이션 예제 디자인을 생성하려면 다음을 실행하십시오.quartus_sh -t make_sim_design.tcl VHDL 다양한 시뮬레이터에 대해 생성된 예제 디자인은 "sim" 하위 디렉터리
에 저장됩니다 .
예를 들어 Synopsys의 VCS를 사용하여 시뮬레이션을 실행하려면 다음을 실행하십시오.CD SIM/synopsys/vcs
./vcs_setup.sh
언급한
Quartus Prime 예시 디자인을 생성하려면 다음을 실행하세요:
quartus_sh -t make_qii_design.tcl
즉, 이 TCL 문장을 실행하면 루틴이 생성될 수 있습니다.
TCL 실행
1. 현재 폴더에 새 텍스트 파일을 생성하고 접미사를 bat로 변경합니다.
2. "quartus_sh -t make_qii_design.tcl"을 텍스트 파일에 복사합니다.
3. bat 파일을 더블클릭하여 실행하면 cmd창이 뜨고 잠시 기다리시면 됩니다.
4. 현재 디렉터리에 [qii] 폴더가 생성됩니다. 이것이 루틴의 FPGA 프로젝트입니다.
TCL을 실행할 수 없는 경우 수행할 작업
시스템 환경 변수가 잘못 설정되었을 가능성이 높습니다. 환경 변수에 Quartus II를 추가해야 합니다.
시스템 속성 --- 환경 변수 --- 사용자 변수 --- 경로, 추가
*\넷째\bin64
추가 자료: