1.MCS-51 시리즈 마이크로 내부 구조 :
주요 특징 :( 여덟 고성능의 단일 칩)
8 CPU
(128B)는 데이터 메모리 RAM (52 시리즈 256B)이다
4킬로바이트 프로그램 메모리 ROM / EPROM
특수 기능 레지스터 메모리 영역
다섯 개 인터럽트 소스, 인터럽트 우선 순위 개의
32 개의 I / O는 라인 (4 개의 8 비트 병렬) 포트
두 개의 16 비트 타이머 / 카운터 (52 부 시리즈 3)
전이중 비동기 직렬 포트
부울 프로세서
오프 - 칩 프로그램 메모리 ROM 64KB 확장 데이터 메모리 64킬로바이트 RAM
-chip 오실레이터 클럭 회로
2. 내부 구조 :
(1)는 CPU (중앙 처리 장치)는
중앙 프로세서는 8 비트 CPU, 실행되는 연산 및 제어 기능, 주로 두 가지 동작 부 및 제어기로 구성되어있다 마이크로 컨트롤러 코어이다.
(2) 데이터 메모리 (RAM)
칩 (128B) (52 부 시리즈 256B), 데이터 판독 및 기입 가능한 저장. 오프 칩, 충분하지 않은 콘텐츠의 조각 64킬로바이트까지 확장 할 수 있습니다. 정전, 데이터 손실 후.
(3)는 프로그램 메모리 (EPROM / ROM)
원시 데이터 및 프로그램을 저장하는 집적 4KB (52 서브 계 8킬로바이트) 칩. 시트 콘텐츠 충분하지 외측 시트 64킬로바이트 외부로 확장 될 수있다. 정전 후, 데이터가 손실되지는 전기가 즉시 사용할 수 있습니다.
(4) 인터럽트 시스템은
컴퓨터가 하나 개의 CPU를 가지고, 일반적으로,뿐만 아니라, 다수의 작업을 수행하기에 충분할 수있다 인터럽트 제어 시스템 등의 입출력, 동작 절차 일 수있다. MCS-51 시리즈 다섯 개 인터럽트 소스 (여섯 개 서브 시리즈 52), 두 개의 인터럽트 우선 순위를 갖는다.
(5) 타이머 / 카운터
두 개의 16 비트 타이머 / 카운터 (52 부 시리즈 3), 네 가지 모드.
(6) I / O 포트에 병렬로
4 개의 8 비트 병렬 I / O 포트. 완료된 P0 포트, 포트 P2 및 병렬 입력 및 출력 데이터 포트 P3의 PL 개구된다.
(7) 직렬 I / O
. 1 전이중 비동기 직렬 포트, 네 가지 모드.
(8) 특수 기능 레지스터 (SFR)
(26)는 특수 기능 레지스터, 온 - 칩 기능 부품 관리, 제어 및 모니터링한다.
3. 핀 기능 :
패키지 :
(1) 듀얼 인라인 패키지 (40) 핀합니다 (HMOS의 제조 공정). 상기 DIP 패키지가 있습니다.
(2) 사각형 패키지 (CHMOS 제법) 44 핀의 네 NC. 이 PLCC 패키지와 PQFP 패키지로 제공된다.
최소 시스템 마이크로 :
전원 회로, 클럭 회로, 리셋 회로.
핀 기능 :
(1) 전원 핀 :
칩의 동작 전력의 공급 리드, MCS-51 시리즈 단일 칩 단일 전원 (5V)의 전원.
+ 5V의 전압에 접속 VCC PIN (40)
GND에 접속 Vss에 PIN (20),
(2) 및 클럭 핀 연결 :
MCS를-51는 다른 하드웨어 회로에 기초하여 마이크로 컨트롤러, 두 개의 내부 클록 생성 칩 존재 모드 :
내부 클록 (18 핀)
단자와 XTAL1 XTAL2 외부 타이밍 구성 요소 ----------------- 칩을 사용하여, 내부 발진 회로는 내부 오실레이터 너무 자기 진동을 생성 할 수 있습니다. 타이밍 수정 소자가 사용될 수있는 커패시터로 이루어진 병렬 공진회 (결정 ~ 1.2MHz의 사이 12MHZ 선택, 용량은 30pF 대해 통상)
외부 클록 모드 (19 핀)
---------------------- XTAL1 접지는 XTAL2 외부 발진기를 연결한다.
(3) 제어 핀 :
제 : RST / VPD 리셋 신호 및 연결 (9 핀)
리셋 : 그 특정 결정된 초기 상태에서, 시스템 마이크로 제어기 및 다른 컴포넌트를 포함 할 수있다.
리셋과 리셋 파워 온 스위치의 두 리셋있다
또한 핀의 리셋 기능. 램 칩의 정보를 보호하기 위해 본딩 + 5V 대기 전력, 정전 또는 갑자기 드롭 지점에 따라 VCC가 제대로 작동하려면 다시 시점 이후, 반환하지 않습니다 손실됩니다.
둘째 다음 PSEN : 칩 프로그램 메모리는 스트로브 (29 핀), 액티브 로우 판독
ALE / PROG 신호 : 어드레스 래치 신호 / 프로그래밍 펄스 입력 단자 (30 핀) 번째
도 직사각형을 출력 펄스 해설의 1/6이 FOSC (클록 주파수)이며, 이것은 시스템으로 사용될 수있는
클럭 소스 다른 칩.
넷째, EA / VPP : 내부 및 외부 프로그램 메모리 선택 신호 (핀 31)
는 CPU 칩의 프로그램 메모리로부터 EA 고도가 0FFFH 주소 오프 - 칩 프로그램 메모리보다 자동 조타 후에 수행 불러오는
때 EA는 낮고, CPU의 프로그램 메모리만을 외면 시트로부터 페치.
8031 EA는 접지해야합니다.
. (4)의 I / O 포트 핀
MCS-51 마이크로 네 개의 8 비트 I / O 포트 P0 ~ P3 평행 갖는다
: 특수 기능 레지스터 영역에서 어드레스 매핑을 대응하는 각각의 해당 셀 주소
P0 포트 ( 80H), P1 포트 (90H), P2 포트 (A0H) 독립적 I 대 / 모든 I / O 라인 프로그래밍 O 포트 P3 포트 (B0H) P0 ~ P3 비트, 즉 어드레싱있다.
P0 포트 : 8 비트 오픈 드레인 양방향 I / O 포트.
양방향 중 풀업 저항에 의해 범용 I / O 포트를 수행합니다. 데이터 쓰기 읽기 Xianxiang 1 래치.
확장 메모리 및 I / O 인터페이스 칩 멀티플렉싱 어드레스 버스 (하위 8 비트), 시분할 및 데이터 버스 포트로서 이용 될 수있는 경우.
P0 포트는 I / O 포트와 데이터 라인 하위 8 개 주소 라인을 수행 할 수 없습니다.
포트 P1 : 8, 준 양방향 I / O 포트, 내부 풀업 저항.
내가 / 사용하는 경우, 읽기 데이터를 작성해야 범용 마십시오 Xianxiang 1 O 포트 래치.
포트 P2 : 8, 준 양방향 I / O 포트, 내부 풀업 저항.
내가 / 사용하는 경우, 읽기 데이터를 작성해야 범용 마십시오 Xianxiang 1 O 포트 래치.
확장 메모리, 및 I / O 인터페이스 칩은, 어드레스 버스 (상위 8 비트)을 수행.
포트 P3 : 8, 준 양방향 I / O 포트, 내부 풀업 저항.
내가 / 사용하는 경우, 읽기 데이터를 작성해야 범용 마십시오 Xianxiang 1 O 포트 래치.
사용을 두 기능을 수행합니다
4.MCS-51 구조와 작동 원리의 마이크로 컨트롤러 I / O 포트 :
4 개의 8 비트 병렬 I / O 포트 P0 ~ P3
P0 ~ P3 바이트의 어드레싱이 독립적으로의 I / IO 라인 프로그래밍 O 포트, 즉 각 어드레스 비트의 기능을 갖는다.
. (1) P0 포트
P0 포트 관능 포트. 모두 주소 / 데이터 버스를 제공 할 수 있습니다, 그것은 또한 범용 I / O 핀을 할 수 있습니다.
(2) 포트 P1
P1 포트에만 사용 범용 I / O 포트를 할
다른 포트 P0, P1 포트 내부 풀업 저항.
. (3) 포트 P2
P2 포트 관능 포트, 어드레스 버스는 또한 범용 I / O 핀들이 될 수 있고, 사용될 수있다.
(4) 포트 P3 :
관능 포트, 범용 I / O 포트는 또한 그 제 2 특정 기능을 갖는로 첨가한다.
요약 :
애플리케이션 예 :
: 비트 연산 과정에 따라
바이트 프로그램 동작 :
