Q：
ヨンドゥ先生、こんにちは。
私の手は、2015年初版のあなたの「--Altera / Verilogのバージョンを達成するために、MATLABとFPGAデジタルフィルタ」です。
私は、この地域に新しいです。問題にミキサーRANのセクション2.4.2の場合。
図このステップの2-27、DINはSinIn.txtそれに読み込ま示すグラフです。
しかしs_ocと値x DOUT、曲線を表示することはできません。
私は、Quartus 9.1のWeb版を使用しています。多分それは、そうでない場合は、このステップは、停滞を完了することができない、このオプションが選択されていないネットリストの生成、バージョンの理由によるものです。
コンパイル時に、EDAネットリスト・ライターは、エラーを表示され、他はエラーではありませんでした。ヒントは、「あります
エラー：ネットリストoutoutファイルを生成できませんファイル理由は「C：/アルテラ/ XXXXXXXX」でのOpenCoreプラス時間限定ファイル。」
この場合は、EDA RTLシミュレーションを実行することができ、ModelSimがまた始まりました。しかし、出力なし。
その理由のリリース以来、TimeQuestタイミング・アナライザウィザードこのステップでは、私は「時計を作成制約/」の完成を介していた完了です。
主に上記の2つの点が異なりますし、あなたのステップを予約して、良い長い時間を取得します。最後に、たった約お聞きし、どのように対処するには？問題がどこにあることであってもよいです。
ありがとうございます。
A：
メッセージビューから、核問題のIPソフトウェアを分割することです。
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DUヨンジュン
