Verilogのファイルからデータを読み込みます

; REGを開始し
、カウンタ：REG [0。17]
起動し、RSTを設定し、常に@（posedgeのI_CLK）//
開始
読み出しアドレスデータを生成//
　　（== == ||カウンタを開始し1 171 519。）のIF
　　始める
　　　　= 0 <カウンタを、
　　エンド
　　他の
　　開始
　　　　カウンタ<=カウンタ+ 1;
　　エンド
エンド

整数fid_in_I、fid_in_Q。
REGは、署名された[15：0] data_in_int_I。
REGは、署名された[15：0] data_in_int_Q。
ワイヤが署名された[15：0] i_Data_I_into_EstEqu。
ワイヤが署名された[15：0] i_Data_Q_into_EstEqu。
i_Data_I_into_EstEqu = data_in_int_Iを割り当てます。
i_Data_Q_into_EstEqu = data_in_int_Qを割り当てます。

初期
開始
　　fid_in_I = $のfopen（ "E：/Signal_real.txt"、 "R"）;
　　fid_in_Q = $のfopen（ "E：/Signal_imag.txt"、 "R"）;
終わり

常に@（！posedge I_CLK || i_rst_n）
を開始する
　　（カウンタ== 2560 * 67-1は== 1が開始||）場合
　　を開始
　　　　（fid_in_I、0,0）$のfseekを。
　　　　$のfseek関数（fid_in_Q、0,0）;
　　エンド
　　の$関数fscanf（fid_in_I、 "％dの"、data_in_int_I）。
　　$関数fscanf（fid_in_Q、 "％dの"、data_in_int_Q）。
終わり