繰り返し発生する問題
クローズグラフの問題
1、MAX9218のは、データ障害を受け入れます。
解決プロセス：時間関連インターフェース、およびテストクロック信号線とフィールドロックを、見つかったMAX9247の出力クロックとMAX921 入力クロックの不一致。
解決策：に変更されている 15M クロック。
2、MAX9218のロックはロックされません。
解決プロセス： MAX9218の記録上記は、通常の状況下では、低レベルの始まりである必要があり、ロックされた後に残った3.3V 高いです。ここでは、ない調査、彼らはそこに最後の事前ボードのインピーダンス不整合と述べました。
図3は、MAX9218は画像の白色点を受け取ります。
解決プロセスは：データが許容見出さ、常にホッピングとも受信されるが最低レベルを介して送信され、受信されたデータと実際のデータは、必ずしも正確なデータはありません。テスト入力画像（トレリス線図、図勾配）を取り外したDSP 画質、我々は白い斑点ことを見出しました。最後に、関連するローカル発見収集を見てMAX9247 とMAX9218のを立ち上がりエッジと立ち下がりエッジの試合をやってする必要があります。
ソリューション： MAX9247 立ち上がりエッジの、MAX9218 立ち下がりエッジのレセプション。
図4に示すように、イメージ妨害の問題ので、分割スクリーン、及び迂回の多くを取ることにつながります。法律では、この現象を再現することはできませんので。
解決プロセス：ちょうど始まっ測定フィールド信号は、シーンが信号周期です。前処理プレートが最終的に有効なデータ・クロック・サイクルであることが判明し、データを直接カウントされます。私は画面は、干渉フィールド信号妨害の線分析に一貫性のない結果とデータ有効信号とクロック前ボードクロック分割されるたびに発見しました。
ソリューション：ので、フォールトトレランスを追加する DSPが間違ってマップを取ることができない画像トラッキングエラーが発生します、meanshift アルゴリズムは、ターゲットを追跡する必要が再ボックスとなっています。しかし、あなたは、チャートを投げることができます。したがって、FPGAは明確で、有効なデータのデータ量が正しくない場合、マップを保存してリセットすることができFIFOを。FIFOのリセット時間を超える3回のクロックサイクルです。
DSPの通信メカニズム。
1は、すべてのゲームの最初の8つのバイトがそれに書き込まれていません。SRIOは終了ドアベル時に引かれていませんTlastを。
図2に示すように、DSPの初期化時間は、一般的に与える、必要とされるDSPを確認するために、図の発症前にDSPがによって、状態を初期化ドアベルまたはGPIOの実施形態。
3 、DSP として機能しないにつながる混乱、理由は20msが計画、画像ジッタを作りました。代わりに、BRAMのキャッシュ画像、検証した後、画像出力は、一般的に使用することは推奨されていないFIFOを画像が干渉なしに保証することができないので、。そして、画像キャッシュの多くは、あなたが使用する必要があるとき、DDRのピンポンバッファキャッシュの道を。
画像出力の問題
1、パリティフィールドの問題。通常作ら図勾配、実際の画像異常。奇数フィールドを理解するために失敗しました、 ADV7179の送信モードは奇数、奇数フィールドブロックによって保存され、インターレース出力の偶数フィールドされます。
解決プロセス：アナログビデオ出力文書（見 BT656 、BT601 の検証、）ADV7179 とFPGA の動作モードがあるべきFPGA 通常の画像を受け入れるために、それに最初にすべてのゲームADV7179は、偶数フィールド奇数フィールドの再発を作りました。（各フィールドのすべての奇数ラインを連続的に送信され、その後、フィールドに対応する全ての偶数行が送信されます）。アナログビデオ出力も出力ラインに、最初の奇数行であるので、時間フィールドの概念を理解するために、私は理解して失敗。画像伝送エラーが生じ、と私は問題を解決するために、常にデータの量でした。
解決策：その問題を認識して確認書類、パリティサブフィールドの受信機と送信した後。使用 FIFOを奇数と偶数フィールド、信号が常に許可されているカードをポイントに、認証が確認できません。だから、聞かせてDSP パリティフィールドポイントを。次であるFPGA を行うには。
パリティフィールドデザイン（ FIFO ）：実績のある、DSP ラウンドごとに1つのパケットは、以上の10点の中間クロックサイクル間隔があるでしょう。
受信状態機械に設けられ、状態は、パリティビット線、ゼロ・ビットの初期値を設定します。各パケット（受信 256ビットで）、パケット数を1 。出力画像、奇数ラインは偶数ヘアライン後、開始、行パリティステータスビット0 奇数ラインの、1 偶数ラインのため。各行は320 画素ので、すべての10のパケットは、二つのセットアップに、パリティビットを線で反転され、フラグの出力を受信FIFO ステータスビットが、0 ために、FIFO1 ステータスビット、書き込み1 、にFIFO2 書き込み。出力画像において、奇数フィールドはするFIFO1 偶数フィールドに、取らFIFO2 取ら。
パリティフィールドデザイン（ブラム）：それぞれが完全に記録され、ラインカウンタを設定する320 画素しばらく。ゼロを取ります。さらに、完全に対向するたびに記録された320 場合、画素、撮影したアドレス+ 320 。とき奇数フィールドは、アドレスの初期値取っ0x00で、偶数フィールドを、アドレスフェッチ設定0x140を。
図2に示すように、レジスタ・モードは、デフォルトの設定に従って選択されます。当時ので、 ADV7179は、コード化されたチップは、カスタムイメージをサポートし、現在はノーマルモード・レジスタ、出力画像上の理由に、未知の2を設定する必要がありますすることができます。
図3は、ADV7179の出力は720×576 だけ中間出力に、320 * 256 。
解決法：カードのピクセルは、対応するパリティラインに一致するように望んでいました。他のビットのゼロ。
4、IICは間違って構成されています。
LIM兄弟は、炎症と通信する、のZynq IIC 設定右一つへの書き込みアドレスビットrepead モード。
信号を確認してください
1 、その理由は、図ではありません。
（1） など、（データの量を満たさない）イネーブル信号をチェック ADV7179の各図のニーズ図には示されていないていない場合、特定の領域および活性領域をビデオブランキングを有し、。
（2） 出力電圧データを測定します。アナログ映像データは、出力電圧である 1.2V およそ。出力データでは、フィールド信号のみが、明らかに存在低い電圧に高く、データは、同じ波形が領域ブランキングされないが、負のレベルです。プッシュ3つのデータ出力間違った電圧を添加した後、データ出力が得られます。
（3）出力波形図：ピーク、クロック周波数、電圧データの出力周波数を含みます。
1、図は、図1に混乱を引き起こす揺れ。
（1）一般的にデータの量と一致しません。主な問題は、異常画像表示出力部が発生します。内のエラーデータの量は、経験のテストに依存する必要があります。テストは、一般的に映像出力は、タイミング設計を一致させることができるかどうか確認するために完了するために開始する必要があります。
（2）クロックが正確ではありません。混乱につながる主な問題は、マップ全体をフラッシュするだけでなく、不安定になります。
（これはコンピュータの更新に、無テストデータ）
コンテンツを実行するには
1、サブパリティライン。
2、プラス前処理アルゴリズム。