メイン参照https://www.eefocus.com/liu1teng/blog/12-02/237897_4533d.html 、ザイリンクスUG471、UG472およびザイリンクスのフォーラムにいくつかの質問と回答は、この一緒に感謝の意を表明しました。
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本論文では、主に、それは、アイデアを整理あなた自身の将来の参考のために学習成果だけでなく、他の人を救うために意図された文書、に来たときに手元にFPGAプロジェクトを行う際に、最近の制約に関連したFPGAの専用クロック・ピンに少し内容を見て自由に記録するために使用されます。
タイミング制約は、コンテンツ部分の制約の例外を提出するとき、原因がやっていた、私たちはしばしばされて起こる制約ファイルの前にプロジェクトに多くのユニットのFPGAタイミング例外制約が見つかりました：
set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets NETS_NAME_IBUF]
オブジェクト制約しばしばSYS_CLKまた、そのような組み込まれたIBUF線SPIクロックピンまたはMDIOインターフェースとして外部通信インターフェースの数。
あなたはこの制約を追加しない場合、多くの場合、それはエラーまたは重大な警告を報告します実装し、コンテンツはこの制約と一緒に言及され、実行されたときに、それは一般的な警告にダウングレード重大な警告やエラーになりますが、最終的にあることを理解していませんそれがあるので、この2日間のドキュメントやフォーラムを通じてどのように、明確な球場行われます。
それらは一般的にFPGA外部クロック信号、クロック信号を導入し、FPGAに導入され、これらのModule1]を使用するため、FPGA上のクロックピンを専用ピンのクラスが存在すること。しかし、ピン割り当ての設計、十分にやっていない、またはピンならば、この専用のクロック信号ピンへのアクセス（またはグローバル・クロック・ピンと呼ばれる）、及び、通常のIOポートを受けている可能性があり、これだけCLOCK_DEDICETED_ROUTE FLASEがチェックのPARをバイパスすることができますが、根本的な問題を解決していません追加します。
ザイリンクス7シリーズFPGAチップの多くとの日常の接触では、このためのザイリンクスのフォーラムで、スタッフはこのように説明されています。
あなたがデバイスにクロックを持っているなら、あなたはCCIO（クロックが可能な入力）を使用する必要があります。すべての7シリーズFPGAは、各バンクに4つのクロック可能な入力があります。4の二つは、（MRCC）可能なマルチリージョンのクロックであり、他の2つは（SRCC）できる単一地域の時計です。これらの入力は内部クロックリソースへの専用接続との定期的なI / Oピンです。
すなわち、チップは、FPGAに外部クロック信号にMRCCまたはSRCCピンを使用し、その後、FPGA上でこれらのクロックを使用することで導入されなければなりません。
UG472で表1-1に詳細に記載意味前後のステージの両方の接続のために：
ザイリンクスのフォーラムで二つの違い、についてhttps://forums.xilinx.com/t5/Embedded-Processor-System-Design/MRCC-or-SRCC/mp/787546
以下、詳細に回答されています：
7シリーズFPGAにおけるクロック可能ピンは、2つの目的を果たします。グローバルクロックリソースへのローカルクロックリソースへのアクセスとアクセス。
あなたはグローバルクロックリソース（BUFG、BUFH、MMCM、PLL）を使用している場合は、MRCCおよびSRCCはまったく同じ機能を持っている - 2の間に違いはありません。
ローカルクロックリソース（BUFRおよびBUFIO）を使用している場合は、その後、SRCCとMRCCは両方とも、同じクロック領域に位置のみBUFIOとBUFRを駆動することができます。BUFIOは、その後、同じI / OバンクでISERDESのIOBフリップフロップと、高速クロックを駆動することができBUFRできるのと同じクロック領域内（ISERDESの高速クロックを除く）すべてのクロックロジック。
SRCCとMRCCの唯一の違いは、MRCCもBUFMRを駆動できるということです。BUFMRは、同じクロック領域ならびにMRCCの上下クロック領域にBUFIO / BUFRを駆動することができます。これは、一般に、1つのI / Oバンクで利用可能なより多くのピンを使用する必要がある「のChipSync」（ソース同期）インターフェースに使用されるであろう。
また、中にhttps://forums.xilinx.com/t5/Other-FPGA-Architectures/LVDS-CLK-PN-be-routed-to-MRCC-SRCC-or-regular-differential-IOs/mp/913220下に答えます言及：
MRCCsは、複数のクロック領域およびグローバル・クロック・ツリーにアクセスすることができます。MRCCsはSRCCsと同じように機能し、さらに3つのクロック領域までアクセスするマルチクロック領域バッファ（BUFMR）を駆動することができます。
他の著者も述べました：
あなたは、デバイスからのクロックを転送している場合、あなたは、すなわち任意の正規のIOを使用することができます
クロック・パスは、
クロック転送したい - > ODDR - > OBUFDS - >任意の正規の差動ペアにルーティング。
ここではそれはあなたが、外部クロックが必要な場合は、FPGAを導入しましたが、リレーをしたり、転送するためにクロックとしてではなく、クロックのみの導入にモジュールFPGA内部の信号を使用しないで、あなたは彼を取る必要はありません、と言うことですMRCC / SRCCピン（導入されたとき、ピンこれらの2つのタイプが、一般的に、クロックを固定するのではなく、また一般的なIOとして使用することができる）が、唯一の任意のIOを受信し、通常とすることができます。
また、あなたが時計のリレーを行う場合には、使用スキームはUG471の文書に記述されているどちらもODDR-OBUFDSを、選択されていることがあり注目されます。
UG471-P128：
転送クロック
出力DDR出力するクロックのコピーを転送することができます。これは、伝播するために有用である
、同一の遅延でクロックやDDRデータを、すべての複数のクロック生成のための
クロック負荷は独自のクロックドライバを持っています。これは、のD1入力結びつけることによって達成される
ODDRプリミティブ高く、D2入力Lowに。ザイリンクスは、この方式を使用することをお勧めします
出力ピンにFPGAロジックからのクロックを転送します。
さらに、UG472で表2-1に、異なるアプリケーション、接続の様々なタイプのBUFの入力クロックを説明した後、様々な共通のCLKバッファを含みます。
クロックマネージメントタイル（CMT）
（このユーザーガイドでBUFGのように簡略化BUFGCTRL、）グローバル・クロック・バッファ.BUFGsは、クロック領域に属していないと、デバイス上の任意のクロックポイントに到達することができます。
水平クロックバッファ（BUFH / BUFHCE）
クロック回路（BUFHCE）を有効
I / Oクロックバッファ（BUFIO）
リージョナルクロックバッファ（BUFR）
マルチクロック領域のバッファー（BUFMR）
また、中https://www.eefocus.com/liu1teng/blog/12-02/237897_4533d.htmlブログ記事で述べました：
入力と出力のエコークロック、あなたは出力が10ns以下の固有の遅延を持っているBUFGへのパッドから、しかし、BUFGグローバル・クロック・ネットワークを活用するために使用できますが、少し悲劇であるハードウェア、上の通常のIOで受信した場合。この10nsのをなくすことができないので、クロック周波数は約20M以上であれば、スキューが比較的大きくなります。
このブログは、2012年にある今、少し長い距離なので、BUFG上のデータの遅延は、今、このデータの作成者がパッド-IBUFGからの10nsが含まれていますが、私は、直感ポイントにあまりを感じ、少し奇妙に見えます全体の遅延を-bufg（おそらくIBUFGは、他であってもよいです）。以下に示すように、遅延BUFGのセクションに内容クロックバッファとネットワークを検索するために使用今ザイリンクス7シリーズFPGAチップds181マニュアルを確認します。
根据不同速度等级的芯片、这个延时不尽相同、大概在0.1ns左右。这里的Tbccko_o对应的就是UG472-Figure2-6中的BUFG的输入输出延时、如下图所示：
另外博文中还提到：
一些处理办法：用两个DCM级联来调相BUFG+DCM+DCM。
对应现在使用的7series FPGA中、也就是时钟BUFG+MMCM来实现时钟的相位调整。
关于DCM，MMCM和PLL的发展历史和区别，除了参阅UG472之外、在xilinx forum的回答下https://forums.xilinx.com/t5/Welcome-Join/DCM-MMCM-and-PLL/m-p/654372有详细说明：
The DCM is a Digital Clock Manager - at its heart it is a Delay Locked Loop. This has the ability to deskew a clock, generate different phases of the clock, dynamically change the phase of a clock, generate related (2x) clocks, do clock division, and even generate clocks with harmonic relationships to the incoming clock. It was the only clock management block that existed in older technologies (up to Spartan-3 and Virtex-4).
In Virtex-5 and Spartan-6 the Phase Locked Loop (PLL) was introduced along with the DCM. The PLL is an analog clock management cell that can do almost everything the DCM can do with the exception of dynamic and fine phase shifting. However, it can do more precise frequency generation and can generate multiple different frequencies at the same time. It also has significantly better jitter performance than the DCM - particularly when doing frequency synthesis with large multipliers/dividers.
In Virtex-6 the MMCM - Mixed Mode Clock Manager - was introduced. This is a PLL with some small part of a DCM tacked on to do fine phase shifting (that's why its mixed mode - the PLL is analog, but the phase shift is digital). Thus the MMCM can do everything the PLL can do plus the phase shifting from the DCM. The V6 only had MMCMs.
In the 7 series, they have a combination of PLLs and MMCMs. Mostly this is so that there are more cells available for use (the PLLs are smaller, so they take less room on the FPGA die). Furthermore the PLLs are tightly bound to the I/O structures that are used for DDRx-SDRAM memory controllers (via the MIG).
As for the number of them, that is determined by the size of the device. Look at the Product Table for the device you are using - it will tell you what is in the CMT (Clock Management Tile) and how many of them are available in your device.
转载于:https://www.cnblogs.com/lazypigwhy/p/11081972.html